專利名稱：檢測(cè)相位的電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種相位檢測(cè)器電路和方法，更具體地涉及這樣一種相位檢測(cè)器電路和方法，其具有減少了由輸入信號(hào)和外部條件變化而引起的相位偏移的變化。
背景技術(shù)：
延遲鎖存環(huán)路(DLL)或相位鎖存環(huán)路(PLL)包括用于檢測(cè)所提供的內(nèi)部時(shí)鐘信號(hào)和外部時(shí)鐘信號(hào)之間的相位差的相位檢測(cè)器。延遲鎖存環(huán)路(DLL)用于存儲(chǔ)器件中，例如同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)。
通常，半導(dǎo)體器件以比外部時(shí)鐘信號(hào)頻率更高的頻率工作，從而半導(dǎo)體器件產(chǎn)生具有比外部時(shí)鐘信號(hào)頻率更高頻率的內(nèi)部時(shí)鐘信號(hào)。在處理期間，會(huì)產(chǎn)生與期望時(shí)鐘信號(hào)之間的相位誤差。因此，在利用二進(jìn)制碼時(shí)鐘信號(hào)的數(shù)字信號(hào)傳輸中，輸入信號(hào)的邏輯值(例如，低邏輯電平或高邏輯值)將被確定。
相位檢測(cè)器用于檢測(cè)相位誤差，即，兩個(gè)輸入信號(hào)之間的相位差，從而產(chǎn)生與相位差對(duì)應(yīng)的時(shí)鐘信號(hào)。兩個(gè)輸入信號(hào)包括參考信號(hào)和保持信號(hào)。這兩個(gè)輸入信號(hào)中的一個(gè)可以用作參考信號(hào)并且可以與保持信號(hào)相比較。保持信號(hào)的轉(zhuǎn)換早于參考信號(hào)時(shí)所產(chǎn)生的時(shí)鐘信號(hào)具有與參考信號(hào)的轉(zhuǎn)換早于保持信號(hào)時(shí)所產(chǎn)生的時(shí)鐘信號(hào)相反的相位。
圖1是示出相位檢測(cè)器工作的波形圖。
圖1中的相位檢測(cè)器用于檢測(cè)所接收的兩個(gè)頻率之間的相位差。參考圖1中所示的波形，具有脈沖寬度的相位檢測(cè)信號(hào)被輸出，該脈沖寬度由兩個(gè)輸入信號(hào)(參考信號(hào)和反饋輸出信號(hào))之間的相位差所決定。當(dāng)脈沖的量級(jí)不變時(shí)，相位檢測(cè)信號(hào)的脈沖寬度根據(jù)這兩個(gè)輸入信號(hào)間的相位差而變化。因此，當(dāng)兩個(gè)輸入信號(hào)的信號(hào)轉(zhuǎn)換(例如，上升轉(zhuǎn)換)的順序改變時(shí)，相位檢測(cè)信號(hào)的符號(hào)反向。因此，當(dāng)前輸出信號(hào)和期望輸出信號(hào)之間的相位差的量可以被檢測(cè)。
圖2是示出了傳統(tǒng)相位檢測(cè)器的結(jié)構(gòu)圖。
參考圖2，傳統(tǒng)相位檢測(cè)器接收輸入信號(hào)IN和反相輸入信號(hào)INB，并且檢測(cè)輸入信號(hào)IN和時(shí)鐘信號(hào)CLK之間的相位差以產(chǎn)生相位檢測(cè)信號(hào)OUT和反相的相位檢測(cè)信號(hào)OUTB。
圖3是示出了傳統(tǒng)相位檢測(cè)器的電路圖。
參考圖3，傳統(tǒng)相位檢測(cè)器包括差動(dòng)放大器310，輸出負(fù)載鎖存器320和輸出鎖存器330。
差動(dòng)放大器310差動(dòng)地放大第一節(jié)點(diǎn)ND1和第二節(jié)點(diǎn)ND2之間的相位差。當(dāng)時(shí)鐘信號(hào)CLK具有邏輯低電平時(shí)，第一和第二節(jié)點(diǎn)ND1和ND2上的電壓被電源電壓強(qiáng)制到高電壓電平。當(dāng)時(shí)鐘信號(hào)CLK具有邏輯高電平時(shí)，差動(dòng)放大器310的NMOS晶體管N0被導(dǎo)通?；谳斎胄盘?hào)IN和反相輸入信號(hào)INB，NMOS晶體管N1或NMOS晶體管N2被導(dǎo)通，從而在第一和第二節(jié)點(diǎn)ND1、ND2之間施加預(yù)定的電位差。
輸出負(fù)載鎖存器320包括連接到第一節(jié)點(diǎn)ND1的第一CMOS反相器322，和連接到第二節(jié)點(diǎn)ND2的第二CMOS反相器324。第一CMOS反相器322的輸出電壓Vo被施加到第二CMOS反相器324，且第二CMOS反相器324的輸出電壓Vob被施加到第一CMOS反相器322。因此，第一和第二CMOS反相器322和324相互交叉耦合。
在時(shí)鐘信號(hào)CLK具有邏輯高電平的情況下，當(dāng)輸入信號(hào)IN具有邏輯高電平時(shí)第一CMOS反相器322輸出具有邏輯低電平的電壓Vo。具有邏輯低電平的電壓Vo被施加到第二CMOS反相器324的PMOS晶體管P0的柵極，從而導(dǎo)通PMOS晶體管P0。因此，具有上升了的電壓電平的輸出電壓Vob從第二CMOS反相器324輸出并且提供給輸出鎖存器330。
在時(shí)鐘信號(hào)CLK具有邏輯高電平的情況下，當(dāng)反相輸入信號(hào)INB具有邏輯高電平時(shí)第二CMOS反相器324輸出具有邏輯低電平的電壓Vob。具有邏輯低電平的電壓Vob被施加到第一CMOS反相器322的PMOS晶體管P1的柵極，從而導(dǎo)通PMOS晶體管P1。因此，具有上升了的電壓電平的輸出電壓Vo從第一CMOS反相器322輸出并且提供給輸出鎖存器330。第一CMOS反相器322的輸出電壓Vo和第二CMOS反相器324的輸出電壓Vob提供給輸出鎖存器330。因?yàn)檩斎胄盘?hào)IN和反相信號(hào)INB被同時(shí)分別輸入到第一和第二CMOS反相器322和324，所以當(dāng)時(shí)鐘信號(hào)CLK具有邏輯高電平時(shí)，第一和第二CMOS反相器322和324的輸出電壓Vo和Vob具有彼此相反的邏輯電平。
輸出鎖存器330鎖存從第一和第二CMOS反相器322和324提供的輸出電壓Vo和Vob。具體地，輸出鎖存器330包括兩個(gè)NAND門電路332和334，它們相互交叉耦合。也就是說，NAND門電路332的輸出提供給NAND門電路334而NAND門電路334的輸出提供給NAND門電路332。輸出鎖存器330鎖存第一CMOS反相器322的輸出電壓Vo和第二CMOS反相器324的的輸出電壓Vob以提供相位檢測(cè)信號(hào)OUT和OUTB。
圖4是示出了圖3中的傳統(tǒng)相位檢測(cè)器的示例性邏輯電路。
參考圖4，傳統(tǒng)的相位檢測(cè)器包括NAND門電路410和NAND門電路420。NAND門電路410接收時(shí)鐘信號(hào)CLK、輸入信號(hào)IN和NAND門電路420的輸出VOB。NAND門電路420接收時(shí)鐘信號(hào)CLK、反相輸入信號(hào)INB和NAND門電路410的輸出VO。傳統(tǒng)相位檢測(cè)器還包括NAND門電路430和NAND門電路440。NAND門電路430接收NAND門電路410的輸出VO和NAND門電路440的輸出OUTB，并且NAND門電路440接收NAND門電路420的輸出VOB和NAND門電路430的輸出OUT。也就是說，NAND門電路410和420相互交叉耦合，以及NAND門電路430和440相互交叉耦合。
當(dāng)時(shí)鐘信號(hào)CLK具有邏輯低電平時(shí)，NAND門電路410和420的輸出Vo和Vob恒定具有邏輯高電平。NAND門電路430和440鎖存輸出Vo和Vob的邏輯電平，并且分別輸出在先前時(shí)鐘處儲(chǔ)存的輸出Vo和Vob的邏輯值作為相位檢測(cè)信號(hào)OUT和OUTB。
當(dāng)時(shí)鐘信號(hào)CLK具有邏輯高電平時(shí)，輸出電壓Vo和Vob的電壓電平基于輸入信號(hào)IN和反相輸入信號(hào)INB的邏輯電平以上述圖3中相同的方式確定。輸出電壓Vo和Vob的電壓電平被分別提供給NAND門電路430和440，從而產(chǎn)生相位檢測(cè)信號(hào)OUT和OUTB。
當(dāng)相位檢測(cè)器電路用在延遲鎖存環(huán)路(DLL)中時(shí)，偏移應(yīng)該非常小并且對(duì)輸入信號(hào)和外部條件變化的敏感度也較小，因此防止了效率降低和性能的下降。然而，當(dāng)時(shí)鐘信號(hào)CLK從邏輯低電平轉(zhuǎn)換到邏輯高電平或從邏輯高電平轉(zhuǎn)換到邏輯低電平時(shí)，傳統(tǒng)相位檢測(cè)器電路根據(jù)輸入信號(hào)IN和INB的變化導(dǎo)致輸出信號(hào)OUT和OUTB的變化。
此外，當(dāng)輸入信號(hào)的轉(zhuǎn)換與時(shí)鐘信號(hào)CLK的轉(zhuǎn)換同時(shí)發(fā)生時(shí)，相位檢測(cè)器的輸出信號(hào)的變化將變得不可預(yù)測(cè)。
此外，由于對(duì)制造工藝、溫度、工作電壓等的變化的敏感性，相位檢測(cè)器的輸出信號(hào)可以根據(jù)輸入信號(hào)的閾值電壓而改變。

發(fā)明內(nèi)容
因此，提供本發(fā)明來基本上解決由有關(guān)技術(shù)的限制和缺點(diǎn)所引起的一個(gè)或多個(gè)問題。
根據(jù)第一個(gè)方面，本發(fā)明涉及一種用于檢測(cè)相位的電路。該電路的第一反相器配置為響應(yīng)于時(shí)鐘信號(hào)和第一控制信號(hào)而將輸入信號(hào)反相以產(chǎn)生第一差動(dòng)輸入信號(hào)并且阻斷輸入信號(hào)的傳輸。第二反相器配置為響應(yīng)于時(shí)鐘信號(hào)和第二控制信號(hào)而將反相輸入信號(hào)反相以產(chǎn)生第二差動(dòng)輸入信號(hào)并且阻斷反相輸入信號(hào)的傳輸。差動(dòng)放大器配置為響應(yīng)于時(shí)鐘信號(hào)而差動(dòng)地放大第一和第二差動(dòng)輸入信號(hào)以提供作為所述第一和第二控制信號(hào)的第一和第二差動(dòng)輸出信號(hào)。輸出負(fù)載鎖存器配置為鎖存第一和第二差動(dòng)輸出信號(hào)以產(chǎn)生第一和第二鎖存輸出信號(hào)。輸出鎖存器配置為鎖存第一和第二鎖存輸出信號(hào)以輸出相位檢測(cè)信號(hào)。
在一個(gè)實(shí)施例中，當(dāng)時(shí)鐘信號(hào)具有第一電平時(shí)第一反相器將輸入信號(hào)反相，從而將所述第一差動(dòng)輸入信號(hào)提供給差動(dòng)放大器，當(dāng)時(shí)鐘信號(hào)具有第二電平時(shí)第一反相器提供在先前時(shí)鐘處具有預(yù)定電平的第一差動(dòng)輸入信號(hào)，并且阻斷輸入信號(hào)的傳輸。
在一個(gè)實(shí)施例中，第一反相器包括第一PMOS晶體管，其響應(yīng)于時(shí)鐘信號(hào)的第一電平而被激活；串行耦合到第一PMOS晶體管的第一NMOS晶體管，其響應(yīng)于第一控制信號(hào)的第二電平而被激活；串行耦合到第一NMOS晶體管的第二NMOS晶體管，其響應(yīng)于輸入信號(hào)的第二電平而被激活。
在一個(gè)實(shí)施例中，第一差動(dòng)輸入信號(hào)對(duì)應(yīng)于耦合在第一PMOS晶體管和第一NMOS晶體管之間的節(jié)點(diǎn)處的電壓電平。
在一個(gè)實(shí)施例中，第二反相器基于具有第一電平的時(shí)鐘信號(hào)和第二控制信號(hào)而將反相輸入信號(hào)反相，從而將第二差動(dòng)輸入信號(hào)提供給差動(dòng)放大器，當(dāng)時(shí)鐘信號(hào)具有第二電平時(shí)，該第二反相器提供在先前時(shí)鐘處具有預(yù)定電平的第二差動(dòng)輸入信號(hào)并且阻斷反相輸入信號(hào)的傳輸。在一個(gè)實(shí)施例中，所述第二反相器包括第二PMOS晶體管，其響應(yīng)于時(shí)鐘信號(hào)的第一電平而被激活；串行耦合到第二PMOS晶體管的第三NMOS晶體管，其響應(yīng)于第一控制信號(hào)的第二電平而被激活；串行耦合到第三NMOS晶體管的第四NMOS晶體管，其響應(yīng)于輸入信號(hào)的第二電平而被激活。在一個(gè)實(shí)施例中，第二差動(dòng)輸入信號(hào)對(duì)應(yīng)于耦合在第二PMOS晶體管和第三NMOS晶體管之間的節(jié)點(diǎn)上的電壓電平。
在一個(gè)實(shí)施例中，差動(dòng)放大器包括偏置電流源，其響應(yīng)于時(shí)鐘信號(hào)的第一電平而被激活。
在一個(gè)實(shí)施例中，輸出負(fù)載鎖存器包括第一CMOS反相器和交叉耦合到第一CMOS反相器的第二CMOS反相器。
在一個(gè)實(shí)施例中，輸出鎖存器包括第一NAND門電路和交叉耦合到第一NAND門電路的第二NAND門電路。
根據(jù)另一方面，本發(fā)明涉及一種檢測(cè)相位的方法。該方法包括響應(yīng)于時(shí)鐘信號(hào)和第一控制信號(hào)而將輸入信號(hào)反相以產(chǎn)生第一差動(dòng)輸入信號(hào)，并且阻斷輸入信號(hào)的傳輸；響應(yīng)于時(shí)鐘信號(hào)和第二控制信號(hào)而將反相輸入信號(hào)反相以產(chǎn)生第二差動(dòng)輸2信號(hào)，并且阻斷反相信號(hào)的傳輸；響應(yīng)于時(shí)鐘信號(hào)而差動(dòng)放大第一和第二差動(dòng)輸入信號(hào)以提供作為所述第一和第二控制信號(hào)的第一和第二差動(dòng)輸出信號(hào)；鎖存第一和第二差動(dòng)輸出信號(hào)以產(chǎn)生第一和第二鎖存輸出信號(hào)；以及鎖存第一和第二鎖存輸出信號(hào)以輸出相位檢測(cè)信號(hào)。
在一個(gè)實(shí)施例中，將輸入信號(hào)反相包括響應(yīng)于具有第一電平的時(shí)鐘信號(hào)而將輸入信號(hào)反相，從而提供所述第一差動(dòng)輸入信號(hào)；響應(yīng)于具有第二電平的時(shí)鐘信號(hào)，提供在先前時(shí)鐘處具有預(yù)定電平的第一差動(dòng)輸入信號(hào)，并且阻斷輸入信號(hào)的傳輸。
在一個(gè)實(shí)施例中，將反相輸入信號(hào)反相包括響應(yīng)于具有第一電平的時(shí)鐘信號(hào)而將反相輸入信號(hào)反相，從而提供所述第二差動(dòng)輸入信號(hào)；以及響應(yīng)于具有第二電平的時(shí)鐘信號(hào)，提供在先前時(shí)鐘處具有預(yù)定電平的第二差動(dòng)輸入信號(hào)，并且阻斷反相輸入信號(hào)的傳輸。
在一個(gè)實(shí)施例中，差動(dòng)放大第一和第二差動(dòng)輸入信號(hào)包括當(dāng)時(shí)鐘信號(hào)具有第一電平時(shí)，提供第一和第二差動(dòng)輸出信號(hào)作為第一和第二控制信號(hào)；當(dāng)時(shí)鐘信號(hào)具有第二電平時(shí)，提供處于未激活狀態(tài)的第一和第二差動(dòng)輸出信號(hào)作為第一和第二控制信號(hào)。
在一個(gè)實(shí)施例中，鎖存第一和第二差動(dòng)輸出信號(hào)包括，響應(yīng)于時(shí)鐘信號(hào)，提供第一鎖存輸出信號(hào)作為用于產(chǎn)生第二鎖存輸出信號(hào)的輸入信號(hào)，并且提供第二鎖存輸出信號(hào)作為用于產(chǎn)生第一鎖存輸出信號(hào)的輸入信號(hào)。
在一個(gè)實(shí)施例中，鎖存第一和第二鎖存輸出信號(hào)以輸出相位檢測(cè)信號(hào)包括對(duì)第一鎖存輸出信號(hào)和相位檢測(cè)信號(hào)執(zhí)行邏輯操作，以產(chǎn)生反相相位檢測(cè)信號(hào)；以及對(duì)第二鎖存輸出信號(hào)和反相相位檢測(cè)信號(hào)執(zhí)行邏輯操作，以產(chǎn)生相位檢測(cè)信號(hào)。


根據(jù)如附圖中出示的本發(fā)明優(yōu)選方面的更具體的描述，本發(fā)明的上述和其他目的、特點(diǎn)和優(yōu)點(diǎn)將變得明顯，其中不同附圖中相同的附圖標(biāo)記指代相同的部件。
圖1是示出相位檢測(cè)器的波形圖。
圖2是示出傳統(tǒng)相位檢測(cè)器的結(jié)構(gòu)圖。
圖3是示出傳統(tǒng)相位檢測(cè)器的電路圖。
圖4是示出圖3中傳統(tǒng)相位檢測(cè)器的示例性邏輯電路。
圖5是示出根據(jù)本發(fā)明示例性實(shí)施例的相位檢測(cè)器的方框圖。
圖6是示出根據(jù)本發(fā)明示例性實(shí)施例的相位檢測(cè)器的方框圖。
圖7是示出根據(jù)本發(fā)明示例性實(shí)施例的相位檢測(cè)器的電路圖。
圖8是示出圖7的相位檢測(cè)器工作的波形圖。
具體實(shí)施例方式
在下文中，將參考附圖更詳細(xì)地描述本發(fā)明。
圖5是示出根據(jù)本發(fā)明示例性實(shí)施例的相位檢測(cè)器的方框圖。
參考圖5，根據(jù)本發(fā)明示例性實(shí)施例的相位檢測(cè)器分別通過三態(tài)(tri-state)緩沖器501和503接收輸入信號(hào)IN和反相輸入信號(hào)INB，其由時(shí)鐘信號(hào)CLK的控制。當(dāng)時(shí)鐘信號(hào)CLK改變?yōu)檫壿嫺唠娖綍r(shí)，三態(tài)緩沖器501和503停止工作，因此輸入信號(hào)IN和反相輸入信號(hào)INB的經(jīng)過三態(tài)緩沖器501和503的傳輸被阻斷，從而防止輸入信號(hào)IN的其他變化影響相位檢測(cè)器500。輸入信號(hào)IN和時(shí)鐘信號(hào)CLK之間的相位差從相位檢測(cè)器輸出。
圖6是示出根據(jù)本發(fā)明示例性實(shí)施例的相位檢測(cè)器的方框圖。
參考圖6，相位檢測(cè)器包括第一反相器(inverter)610、第二反相器620、差動(dòng)放大器630、輸出負(fù)載鎖存器(latch)640和輸出鎖存器650。
第一反相器610接收時(shí)鐘信號(hào)CLK、反相輸入信號(hào)IN和從差動(dòng)放大器630輸出的第一控制信號(hào)，從而將第一差動(dòng)輸入信號(hào)提供給差動(dòng)放大器630。
第二反相器620接收時(shí)鐘信號(hào)CLK、輸入信號(hào)INB和從差動(dòng)放大器630輸出的第二控制信號(hào)，從而將第二差動(dòng)輸入信號(hào)提供給差動(dòng)放大器630。
差動(dòng)放大器630基于所接收的第一和第二差動(dòng)輸入信號(hào)而產(chǎn)生第一和第二差動(dòng)輸出信號(hào)，并且將該第一和第二差動(dòng)輸出信號(hào)作為第一和第二控制信號(hào)分別提供給第一和第二反相器610和620。
輸出負(fù)載鎖存器640鎖存第一和第二差動(dòng)輸出信號(hào)以產(chǎn)生第一和第二鎖存輸出信號(hào)，其中它們之間的電位差基于鎖存的第一和第二差動(dòng)輸出信號(hào)而控制。第一和第二鎖存輸出信號(hào)被輸出到輸出鎖存器650。
輸出鎖存器650鎖存所接收的鎖存輸出信號(hào)以產(chǎn)生相位檢測(cè)信號(hào)OUT和OUTB。
圖7是示出根據(jù)本發(fā)明示例性實(shí)施例的相位檢測(cè)器的詳細(xì)電路圖。
參考圖7，相位檢測(cè)器可以包括第一反相器700、第二反相器710、差動(dòng)放大器720、輸出負(fù)載鎖存器730和輸出鎖存器740。
第一反相器700基于具有第一電平的時(shí)鐘信號(hào)CLK以及第一控制信號(hào)Vs將輸入信號(hào)IN反相，從而產(chǎn)生第一差動(dòng)輸入信號(hào)Vt。當(dāng)時(shí)鐘信號(hào)CLK的邏輯電平改變?yōu)榈诙壿嬰娖綍r(shí)，輸入信號(hào)IN向第一反相器700的傳輸被阻斷。在一實(shí)施例中，第一反相器700可以包括PMOS晶體管P4以及串行耦合到PMOS晶體管P4的NMOS晶體管N5和N7。PMOS晶體管P4具有由時(shí)鐘信號(hào)CLK控制的柵極，NMOS晶體管N5具有由第一控制信號(hào)Vs控制的門電路。NMOS晶體管N7具有由輸入信號(hào)IN控制的柵極。
第二反相器710基于具有第一電平的時(shí)鐘信號(hào)CLK和第二控制信號(hào)Vsb將輸入信號(hào)INB反相，從而產(chǎn)生第二差動(dòng)輸入信號(hào)Vtb。當(dāng)時(shí)鐘信號(hào)CLK的邏輯電平改變?yōu)榈诙壿嬰娖綍r(shí)，反相輸入信號(hào)INB向第二反相器710的傳輸被阻斷。在一實(shí)施例中，第二反相器710可以包括PMOS晶體管P5和串行耦合到PMOS晶體管P5的NMOS晶體管N6和N8。PMOS晶體管P5具有由時(shí)鐘信號(hào)CLK控制的柵極，以及NMOS晶體管N6具有由第二控制信號(hào)Vsb控制的柵極。NMOS晶體管N8具有由反相輸入信號(hào)INB控制的柵極。
差動(dòng)放大器720基于第一和第二差動(dòng)輸入信號(hào)Vt和Vtb以及時(shí)鐘信號(hào)CLK而產(chǎn)生第一和第二差動(dòng)輸出信號(hào)(Vs和Vsb)。將第一和第二差動(dòng)輸出信號(hào)提供給第一和第二反相器700和710作為第一和第二控制信號(hào)Vs和Vsb。在一實(shí)施例中，差動(dòng)放大器720可以包括其柵極由第一差動(dòng)輸入信號(hào)Vt控制的NMOS晶體管N1，其柵極由第二差動(dòng)輸入信號(hào)Vtb控制的NMOS晶體管N2，以及其門電路由時(shí)鐘信號(hào)CLK控制的NMOS晶體管N0。NMOS晶體管N0被串行耦合到NMOS晶體管N1和N2。
當(dāng)時(shí)鐘信號(hào)CLK具有邏輯高電平時(shí)，差動(dòng)放大器720提供具有第一和第二控制信號(hào)Vs和Vsb的第一和第二反相器700和710。
響應(yīng)于時(shí)鐘信號(hào)CLK，輸出鎖存器730鎖存差動(dòng)放大器720的第一和第二差動(dòng)輸出信號(hào)Vs和Vsb，從而產(chǎn)生第一和第二鎖存輸出信號(hào)Vo和Vob。在一實(shí)施例中，輸出鎖存器730可以包括其柵極由時(shí)鐘信號(hào)CLK控制的PMOS晶體管P2和P3，以及第一和第二反相器732和734。第一反相器732包括PMOS晶體管P0和串行耦合到PMOS晶體管P0的NMOS晶體管N3。第二反相器734包括PMOS晶體管P1和串行耦合到PMOS晶體管P1的NMOS晶體管N4。
PMOS晶體管P0具有耦合到PMOS晶體管P2漏極的漏極。PMOS晶體管P0和NMOS晶體管N3的柵極由第四節(jié)點(diǎn)ND4的電壓Vob(從第二反相器734輸出的第二鎖存輸出信號(hào))控制。PMOS晶體管P1具有耦合到PMOS晶體管P3漏極的漏極。PMOS晶體管P1和NMOS晶體管N4的棚極由第三節(jié)點(diǎn)ND3的電壓Vo(從第一反相器732輸出的第一鎖存輸出信號(hào))控制。也就是說，第一和第二反相器732和734相互交叉耦合。
輸出鎖存器740包括相互交叉耦合的NAND門電路742和744。NAND門電路742接收第三節(jié)點(diǎn)ND3的輸出電壓Vo的邏輯電平和NAND門電路744的輸出OUT。此外，NAND門電路744接收第四節(jié)點(diǎn)ND4處的輸出電壓Vob的邏輯電平和NAND門電路742的輸出OUTB。
圖8是示出圖7的相位檢測(cè)器工作的波形圖。
下面參考圖7和圖8描述本發(fā)明的相位檢測(cè)器的工作。
根據(jù)輸入信號(hào)IN和時(shí)鐘信號(hào)CLK的變化所得到的輸出信號(hào)如下。
首先，關(guān)于圖8中的時(shí)間間隔“D”，當(dāng)時(shí)鐘信號(hào)CLK具有邏輯高電平而輸入信號(hào)IN具有邏輯低電平時(shí)，圖7中的NMOS晶體管N 7被截止。因此，由于反相輸入信號(hào)INB具有邏輯高電平，所以NMOS晶體管N8被導(dǎo)通。PMOS晶體管P2、P3、P4和P5由具有邏輯高電平的時(shí)鐘信號(hào)CLK截止。因此，通過先前時(shí)鐘處所提供的電源電壓可以使電壓Vt、Vtb、Vo和Vob的初始狀態(tài)保持為高電位。
因此，差動(dòng)放大器720的接收第一和第二差動(dòng)輸入信號(hào)Vt和Vtb的NMOS晶體管N1和N2被導(dǎo)通。因此，由于輸入到輸出負(fù)載鎖存器730的電壓Vo和Vob具有高電位，所以輸出負(fù)載鎖存器730的第一和第二反相器732和734的NMOS晶體管N3和N4也被導(dǎo)通。NMOS晶體管N0也被具有邏輯高電平的時(shí)鐘信號(hào)CLK導(dǎo)通。
在上述條件下，第二節(jié)點(diǎn)ND2上的電壓Vsb被具有高電壓電位的電壓Vob強(qiáng)制到高電壓電平，從而導(dǎo)通NMOS晶體管N6。此外，NMOS晶體管N8被具有邏輯高電平的反相輸入信號(hào)INB導(dǎo)通，從而第二節(jié)點(diǎn)ND6上的電壓Vtb下降到低電壓電位。
當(dāng)電壓Vtb下降到NMOS晶體管N2的閾值電壓以下時(shí)，NMOS晶體管N2被截止，并且第二節(jié)點(diǎn)ND2上的電壓Vsb具有從初始電壓電平減小的電壓電平。類似地，第四節(jié)點(diǎn)ND4上電壓Vob的電壓電平比其初始電壓電平低。然而，電壓Vsb和Vob都仍然保持在邏輯高電平。
類似地，具有邏輯低電平的輸入信號(hào)IN導(dǎo)致NMOS晶體管N7截止，第一節(jié)點(diǎn)ND1上的電壓Vs被電壓Vo強(qiáng)制到高電壓電平，從而導(dǎo)通NMOS晶體管N5。因此，電壓Vt由在先前時(shí)鐘處提供的電源電壓保持在高電壓電位，從而導(dǎo)通NMOS晶體管N1。
此外，具有邏輯高電平的時(shí)鐘信號(hào)CLK使NMOS晶體管N0導(dǎo)通，從而電流從NMOS晶體管N0恒定不變地拉出，因此第一節(jié)點(diǎn)ND1上的電壓電位逐漸下降。因此，電壓Vo的電壓電平會(huì)下降。
當(dāng)電壓Vo具有低電壓電平時(shí)，第二反相器734的PMOS晶體管P1被導(dǎo)通，其接收電壓Vo作為控制信號(hào)，并且NMOS晶體管N4被截止，從而通過耦合到PMOS晶體管P1的電源電壓，電壓Vob可以具有更高的電壓電位。
將第一和第二鎖存輸出信號(hào)Vo和Vob的電壓電平提供給輸出鎖存器740。輸出鎖存器740輸出具有邏輯低電平的相位檢測(cè)信號(hào)OUT，并且輸出具有邏輯高電平的反相相位檢測(cè)信號(hào)OUTB。在預(yù)定的時(shí)間周期內(nèi)上述輸出邏輯值被保持并且在下一時(shí)鐘被輸出。這表明了時(shí)鐘信號(hào)CLK的轉(zhuǎn)換在輸入信號(hào)IN的轉(zhuǎn)換之前。
也就是說，當(dāng)輸入信號(hào)IN在時(shí)鐘信號(hào)CLK轉(zhuǎn)換之后轉(zhuǎn)換時(shí)，輸出具有與輸入信號(hào)IN和時(shí)鐘信號(hào)CLK的轉(zhuǎn)換之間的相位差對(duì)應(yīng)的脈沖寬度的反相相位檢測(cè)信號(hào)OUTB，并且可以檢測(cè)輸入信號(hào)IN和時(shí)鐘信號(hào)CLK之間的相位差的量。
接下來，關(guān)于時(shí)間間隔“B”，當(dāng)時(shí)鐘信號(hào)CLK具有邏輯高電平并且輸入信號(hào)IN具有邏輯高電平時(shí)，NMOS晶體管N7被導(dǎo)通。因此， NMOS晶體管N8由具有邏輯低電平的反相輸入信號(hào)INB截止。因?yàn)闀r(shí)鐘信號(hào)CLK具有邏輯高電平，所以PMOS晶體管P2、P3、P4和P5被截止。因此，通過在先前時(shí)鐘處所提供的電源電壓，電壓Vt、Vtb、Vo和Vob具有保持為高電壓電位的初始狀態(tài)。
因此，電壓Vt和Vtb的高電壓電平使NMOS晶體管N1和N2導(dǎo)通。具有高電壓電平的電壓Vo和Vob導(dǎo)致NMOS晶體管N3和N4也導(dǎo)通。NMOS晶體管N0也被具有邏輯高電平的時(shí)鐘信號(hào)CLK導(dǎo)通。
在上述條件下，NMOS晶體管N6被第二節(jié)點(diǎn)ND2上的電壓Vsb導(dǎo)通，其被電壓Vob強(qiáng)制到高電壓電位，同時(shí)，NMOS晶體管N8被具有邏輯低電平的反相輸入信號(hào)INB截止。
此外，NMOS晶體管N7被具有邏輯高電平的輸入信號(hào)IN導(dǎo)通，從而電壓Vt下降而具有邏輯低電平。當(dāng)電壓Vt下降到NMOS晶體管N1的閾值電壓以下時(shí)，NMOS晶體管N1被截止，從而第一節(jié)點(diǎn)ND1上的電壓Vs保持在預(yù)定電壓電平。雖然電壓Vo從初始電壓電平減小了，但是電壓Vo保持邏輯高電平。
類似地，具有邏輯低電平的反相輸入信號(hào)INB使NMOS晶體管N8截止，并且第二節(jié)點(diǎn)ND2上的電壓Vsb被電壓Vob強(qiáng)制到高電壓電平，從而截止NMOS晶體管N6。電壓Vtb由在先前時(shí)鐘處提供的電源電壓保持在高電壓電位，從而導(dǎo)通NMOS晶體管N2。NMOS晶體管N0也被具有邏輯高電平的時(shí)鐘信號(hào)CLK導(dǎo)通，從而電流從NMOS晶體管N0恒定不變地拉出，因此第二節(jié)點(diǎn)ND2上的電壓電位逐漸下降。因此，電壓Vob可具有更低的電壓電位。
當(dāng)電壓Vob具有低電壓電位時(shí)，第一反相器732的PMOS晶體管P0被導(dǎo)通，其接收電壓Vob作為控制信號(hào)，并且NMOS晶體管N3被截止，從而電壓Vo通過耦合到PMOS晶體管P0的電源電壓可以具有更高的電壓電位。
電壓Vo和Vob的電壓電平被提供給輸出鎖存器740。輸出鎖存器740輸出具有邏輯高電平的相位檢測(cè)信號(hào)OUT和具有邏輯低電平的反相相位檢測(cè)信號(hào)OUTB。在預(yù)定的時(shí)間周期內(nèi)上述輸出邏輯電平被保持并且在下一時(shí)鐘輸出。這意味著輸入信號(hào)IN的轉(zhuǎn)換在時(shí)鐘信號(hào)CLK的轉(zhuǎn)換之前。
也就是說，當(dāng)時(shí)鐘信號(hào)CLK在輸入信號(hào)IN轉(zhuǎn)換之后轉(zhuǎn)換時(shí)，輸出具有與時(shí)鐘信號(hào)CLK和輸入信號(hào)IN的轉(zhuǎn)換之間的相位差對(duì)應(yīng)的脈沖寬度的相位檢測(cè)信號(hào)OUT，并且可以檢測(cè)它們之間的相位差的量。
關(guān)于時(shí)間間隔“A”和“C”，當(dāng)時(shí)鐘信號(hào)CLK具有邏輯低電平時(shí)，PMOS晶體管P2、P3、P4和P5被導(dǎo)通而NMOS晶體管N0被截止。電壓Vt、Vtb、Vo和Vob被電源電壓強(qiáng)制到高電壓電平。因此，第一反相器732的NMOS晶體管N3被電壓Vob導(dǎo)通，第二反相器734的NMOS晶體管N4被電壓Vo導(dǎo)通。因此，第一和第二節(jié)點(diǎn)ND1和ND2上的電壓Vs和Vsb具有高電壓電位，從而NMOS晶體管N5和N6被導(dǎo)通。
在上述條件下，當(dāng)輸入信號(hào)IN具有邏輯高電平(時(shí)間間隔“C”)時(shí)，NMOS晶體管N7被導(dǎo)通，以減小第五節(jié)點(diǎn)ND5上電壓Vt的電壓電平。當(dāng)電壓Vt比NMOS晶體管N1的閾值電壓低時(shí)，NMOS晶體管N1被截止，并且第一節(jié)點(diǎn)ND1上的電壓Vs保持預(yù)定電壓電平，因此電壓Vs具有高邏輯電平。因此，電壓Vo也可以具有高電壓電平。
此外，反相輸入信號(hào)INB具有邏輯低電平而截止NMOS晶體管N8。第六節(jié)點(diǎn)ND6上的電壓Vtb保持先前時(shí)鐘處的電壓電平。因此，NMOS晶體管N2和N6被導(dǎo)通，同時(shí)NMOS晶體管N0被具有邏輯低電平的時(shí)鐘信號(hào)CLK截止。電壓Vsb具有比電壓Vs的電壓電平低的電壓電平，然而，電壓Vsb具有邏輯高電平。因此，電壓Vob也具有邏輯高電平。
具有邏輯高電平的電壓Vo和Vob的電壓電平同時(shí)提供給輸出鎖存器740的NAND門電路742和744，具有先前時(shí)鐘處的邏輯值的相位檢測(cè)信號(hào)OUT和OUTB從輸出鎖存器740輸出。
因此，當(dāng)時(shí)鐘信號(hào)CLK具有邏輯低電平并且輸入信號(hào)IN具有邏輯低電平(時(shí)間間隔“A”)時(shí)，以與時(shí)間間隔“C”中相同的方式產(chǎn)生相位檢測(cè)信號(hào)OUT和OUTB，在時(shí)間間隔“C”處輸入信號(hào)IN具有邏輯高電平。
根據(jù)本發(fā)明的示例性實(shí)施例，當(dāng)輸入信號(hào)的變化被傳送到輸出信號(hào)時(shí)，可以防止輸入信號(hào)的其他變化，從而相位檢測(cè)器的不精確操作可以被減少。
因此，根據(jù)本發(fā)明示例性實(shí)施例的電路可以使對(duì)制造工藝和環(huán)境變化的敏感度減小，當(dāng)用于延遲鎖存環(huán)路(DLL)時(shí)，從而可以避免降低效率和性能的顯著下降。
此外，可以將選擇性激活的NMOS晶體管增加到輸入信號(hào)的傳送路徑上，從而輸入信號(hào)不會(huì)導(dǎo)致輸出信號(hào)的變化。
雖然已經(jīng)參考示例性實(shí)施例具體地示出和描述了本發(fā)明，但是本領(lǐng)域普通技術(shù)人員應(yīng)該理解，在此可以做出各種形式上和細(xì)節(jié)上的變化，而不脫離由所附權(quán)利要求所限定的本發(fā)明精神和范圍。
權(quán)利要求
1.一種用于檢測(cè)相位的電路，包括第一反相器，其配置為響應(yīng)于時(shí)鐘信號(hào)和第一控制信號(hào)而將輸入信號(hào)反相以產(chǎn)生第一差動(dòng)輸入信號(hào)并且阻斷輸入信號(hào)的傳輸；第二反相器，其配置為響應(yīng)于時(shí)鐘信號(hào)和第二控制信號(hào)而將反相輸入信號(hào)反相以產(chǎn)生第二差動(dòng)輸入信號(hào)并且阻斷反相輸入信號(hào)的傳輸；差動(dòng)放大器，其配置為響應(yīng)于時(shí)鐘信號(hào)而差動(dòng)放大第一和第二差動(dòng)輸入信號(hào)以提供作為所述第一和第二控制信號(hào)的第一和第二差動(dòng)輸出信號(hào)；輸出負(fù)載鎖存器，其配置為鎖存第一和第二差動(dòng)輸出信號(hào)以產(chǎn)生第一和第二鎖存輸出信號(hào)；以及輸出鎖存器，其配置為鎖存第一和第二鎖存輸出信號(hào)以輸出相位檢測(cè)信號(hào)。
2.根據(jù)權(quán)利要求1所述的電路，其中，當(dāng)時(shí)鐘信號(hào)具有第一電平時(shí)所述第一反相器將輸入信號(hào)反相，從而將所述第一差動(dòng)輸入信號(hào)提供給所述差動(dòng)放大器，當(dāng)時(shí)鐘信號(hào)具有第二電平時(shí)所述第一反相器提供在先前時(shí)鐘處具有預(yù)定電平的第一差動(dòng)輸入信號(hào)，并且阻斷輸入信號(hào)的傳輸。
3.根據(jù)權(quán)利要求2所述的電路，其中，所述第一反相器包括第一PMOS晶體管，其響應(yīng)于時(shí)鐘信號(hào)的第一電平而被激活；串行耦合到第一PMOS晶體管的第一NMOS晶體管，其響應(yīng)于第一控制信號(hào)的第二電平而被激活；以及串行耦合到第一NMOS晶體管的第二NMOS晶體管，其響應(yīng)于輸入信號(hào)的第二電平而被激活。
4.根據(jù)權(quán)利要求3所述的電路，其中，所述第一差動(dòng)輸入信號(hào)對(duì)應(yīng)于耦合在第一PMOS晶體管和第一NMOS晶體管之間的節(jié)點(diǎn)處的電壓電平。
5.根據(jù)權(quán)利要求1所述的電路，其中，所述第二反相器基于具有第一電平的時(shí)鐘信號(hào)和第二控制信號(hào)而將反相輸入信號(hào)反相，從而將第二差動(dòng)輸入信號(hào)提供給差動(dòng)放大器，并且當(dāng)時(shí)鐘信號(hào)具有第二電平時(shí)，該第二反相器提供在先前時(shí)鐘處具有預(yù)定電平的第二差動(dòng)輸入信號(hào)并且阻斷反相輸入信號(hào)的傳輸。
6.根據(jù)權(quán)利要求5所述的電路，其中，所述第二反相器包括第二PMOS晶體管，其響應(yīng)于時(shí)鐘信號(hào)的第一電平而被激活；串行耦合到第二PMOS晶體管的第三NMOS晶體管，其響應(yīng)于第一控制信號(hào)的第二電平而被激活；以及串行耦合到第三NMOS晶體管的第四NMOS晶體管，其響應(yīng)于輸入信號(hào)的第二電平而被激活。
7.根據(jù)權(quán)利要求6所述的電路，其中，所述第二差動(dòng)輸入信號(hào)對(duì)應(yīng)于耦合在第二PMOS晶體管和第三NMOS晶體管之間的節(jié)點(diǎn)處的電壓電平。
8.根據(jù)權(quán)利要求1所述的電路，其中，所述差動(dòng)放大器包括偏置電流源，其響應(yīng)于時(shí)鐘信號(hào)的第一電平而被激活。
9.根據(jù)權(quán)利要求1所述的電路，其中，所述輸出負(fù)載鎖存器包括第一CMOS反相器和交叉耦合到第一CMOS反相器的第二CMOS反相器。
10.根據(jù)權(quán)利要求1所述的電路，其中，所述輸出鎖存器包括第一NAND門和交叉耦合到第一NAND門的第二NAND門。
11.一種檢測(cè)相位的方法，包括響應(yīng)于時(shí)鐘信號(hào)和第一控制信號(hào)而將輸入信號(hào)反相以產(chǎn)生第一差動(dòng)輸入信號(hào)，并且阻斷輸入信號(hào)的傳輸；響應(yīng)于時(shí)鐘信號(hào)和第二控制信號(hào)而將反相輸入信號(hào)反相以產(chǎn)生第二差動(dòng)輸入信號(hào)，并且阻斷反相信號(hào)的傳輸；響應(yīng)于時(shí)鐘信號(hào)而差動(dòng)放大第一和第二差動(dòng)輸入信號(hào)以提供作為所述第一和第二控制信號(hào)的第一和第二差動(dòng)輸出信號(hào)；鎖存第一和第二差動(dòng)輸出信號(hào)以產(chǎn)生第一和第二鎖存輸出信號(hào)；以及鎖存第一和第二鎖存輸出信號(hào)以輸出相位檢測(cè)信號(hào)。
12.相據(jù)權(quán)利要求11所述的方法，其中，將輸入信號(hào)反相包括響應(yīng)于具有第一電平的時(shí)鐘信號(hào)而將輸入信號(hào)反相，從而提供所述第一差動(dòng)輸入信號(hào)；響應(yīng)于具有第二電平的時(shí)鐘信號(hào)，提供在先前時(shí)鐘處具有預(yù)定電平的第一差動(dòng)輸入信號(hào)，并且阻斷輸入信號(hào)的傳輸。
13.根據(jù)權(quán)利要求11所述的方法，其中，將反相輸入信號(hào)反相包括響應(yīng)于具有第一電平的時(shí)鐘信號(hào)而將反相輸入信號(hào)反相，從而提供所述第二差動(dòng)輸入信號(hào)；以及響應(yīng)于具有第二電平的時(shí)鐘信號(hào)，提供在先前時(shí)鐘處具有預(yù)定電平的第二差動(dòng)輸入信號(hào)，并且阻斷反相輸入信號(hào)的傳輸。
14.根據(jù)權(quán)利要求11所述的方法，其中，差動(dòng)地放大所述第一和第二差動(dòng)輸入信號(hào)包括當(dāng)時(shí)鐘信號(hào)具有第一電平時(shí)，提供第一和第二差動(dòng)輸出信號(hào)作為第一和第二控制信號(hào)；當(dāng)時(shí)鐘信號(hào)具有第二電平時(shí)，提供處于未激活狀態(tài)的第一和第二差動(dòng)輸出信號(hào)作為第一和第二控制信號(hào)。
15.根據(jù)權(quán)利要求11所述的方法，其中，所述鎖存第一和第二差動(dòng)輸出信號(hào)包括，響應(yīng)于時(shí)鐘信號(hào)，提供第一鎖存輸出信號(hào)作為用于產(chǎn)生第二鎖存輸出信號(hào)的輸入信號(hào)，并且提供第二鎖存輸出信號(hào)作為用于產(chǎn)生第一鎖存輸出信號(hào)的輸入信號(hào)。
16.根據(jù)權(quán)利要求11所述的方法，其中，所述鎖存第一和第二鎖存輸出信號(hào)以輸出相位檢測(cè)信號(hào)包括對(duì)第一鎖存輸出信號(hào)和相位檢測(cè)信號(hào)執(zhí)行邏輯操作，以產(chǎn)生反相相位檢測(cè)信號(hào)；以及對(duì)第二鎖存輸出信號(hào)和反相相位檢測(cè)信號(hào)執(zhí)行邏輯操作，以產(chǎn)生相位檢測(cè)信號(hào)。
全文摘要
一種用于檢測(cè)相位的電路，包括第一反相器、第二反相器、差動(dòng)放大器、輸出負(fù)載鎖存器和輸出鎖存器。第一和第二反相器接收輸入信號(hào)和反相輸入信號(hào)從而響應(yīng)于時(shí)鐘信號(hào)和第一第二控制信號(hào)而分別產(chǎn)生第一和第二差動(dòng)輸入信號(hào)，并且阻斷輸入信號(hào)和反相輸入信號(hào)的傳輸。差動(dòng)放大器響應(yīng)于時(shí)鐘信號(hào)而差動(dòng)地放大第一和第二差動(dòng)輸入信號(hào)以提供作為所述第一和第二控制信號(hào)的第一和第二差動(dòng)輸出信號(hào)。輸出負(fù)載鎖存器鎖存第一和第二差動(dòng)輸出信號(hào)以產(chǎn)生第一和第二鎖存輸出信號(hào)。輸出鎖存器鎖存第一和第二鎖存輸出信號(hào)以輸出相位檢測(cè)信號(hào)。
文檔編號(hào)H03D13/00GK1738191SQ200510109880
公開日2006年2月22日 申請(qǐng)日期2005年7月27日 優(yōu)先權(quán)日2004年7月27日
發(fā)明者樸光一 申請(qǐng)人:三星電子株式會(huì)社