專利名稱：邏輯激活電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于激活任何希望的邏輯電路的邏輯激活電路背景技術(shù)圖1示出了根據(jù)現(xiàn)有技術(shù)的用于激活包含至少一個(gè)集成電源電壓線的邏輯電路的邏輯激活電路。邏輯電路接收邏輯輸入信號(hào)E，同時(shí)在輸出線上發(fā)射經(jīng)處理的邏輯信號(hào)A。根據(jù)現(xiàn)有技術(shù)的邏輯激活電路(如圖1所示)通過(guò)使用電壓饋送(voltage supply)開(kāi)關(guān)設(shè)備或開(kāi)關(guān)晶體管ST來(lái)激活邏輯電路，以便將有效的或變換的負(fù)電源電壓線(VVSS)連接到負(fù)電源電路VSS。在導(dǎo)通開(kāi)關(guān)晶體管ST之后，將正電源電壓VDD和負(fù)電源電路VSS提供給邏輯電路，兩個(gè)電源電位之間的電壓差例如為1V。
使用串聯(lián)連接的緩沖電路來(lái)驅(qū)動(dòng)根據(jù)現(xiàn)有技術(shù)的常規(guī)邏輯激活電路中的開(kāi)關(guān)晶體管ST。緩沖電路分別包括兩個(gè)互補(bǔ)的MOSFEF P、N，其柵極端子相互連接，并且與在在前緩沖電路的輸出節(jié)點(diǎn)相連。使用選擇信號(hào)SEL來(lái)驅(qū)動(dòng)第一緩沖電路。緩沖電路由正電源電壓VDDBuffer和負(fù)電源電路VSSBuffer來(lái)供電。
在圖1所示的實(shí)例中，邏輯高驅(qū)動(dòng)信號(hào)SEL引起了在開(kāi)關(guān)晶體管ST的控制節(jié)點(diǎn)S或柵極處的邏輯高電位。由于在開(kāi)關(guān)晶體管ST的控制端S處的高電位，所以NMOS開(kāi)關(guān)晶體管ST導(dǎo)通，從而將有效電壓饋送線VVSS拉到了負(fù)電壓電位VSS導(dǎo)致邏輯電路導(dǎo)通。作為選擇，在邏輯電路的正電源電壓VDD和有效正電源電壓線VVDD之間提供開(kāi)關(guān)晶體管ST。
根據(jù)現(xiàn)有技術(shù)(如圖1所示)的邏輯激活電路的主要缺點(diǎn)在于當(dāng)在開(kāi)關(guān)晶體管ST的控制端S產(chǎn)生開(kāi)關(guān)控制信號(hào)時(shí)，要經(jīng)由在后一個(gè)緩沖電路中的PMOS晶體管(其導(dǎo)通)從電源電壓電位VDD中取(draw)出電荷Q。這意味著要利用流入到控制端S的電荷Q來(lái)加載電源電壓。特別是，如果邏輯電路位于移動(dòng)終端中，則要使用電池為邏輯電路供電，這會(huì)嚴(yán)重地縮短移動(dòng)電話的待機(jī)時(shí)間和操作時(shí)間。然而，由于電壓饋送源VDD上的負(fù)荷在并非移動(dòng)的設(shè)備中還存在缺點(diǎn)，所以要對(duì)電荷進(jìn)行反轉(zhuǎn)(reversing)，從電壓饋送源產(chǎn)生能量，這會(huì)引起制熱。特別是在大規(guī)模集成電路中，這可能帶來(lái)了通常僅可以通過(guò)使用復(fù)雜的冷卻設(shè)備來(lái)克服的主要問(wèn)題。
在多種應(yīng)用中，為了保存能量，使用邏輯激活電路來(lái)切斷圖1所示的邏輯電路。僅就相對(duì)長(zhǎng)的斷開(kāi)時(shí)間來(lái)說(shuō)，常規(guī)的邏輯激活電路(如圖1所示)使用比相當(dāng)于切斷邏輯電路的能量更多的能量，也就是說(shuō)假定切斷邏輯電路所保存的能量要高于邏輯激活電路使用的能量。在多種情形中，由于邏輯激活電路使用的大量能量的原因，所以從切斷邏輯電路開(kāi)始的最少的切斷時(shí)間也非常長(zhǎng)。
日益增加的集成電路的小型化和最終增加的泄漏電流增加了功耗，從而降低了有效操作時(shí)間，同時(shí)增加了這種類型的集成邏輯電路的待機(jī)功率。在高性能的應(yīng)用中，泄漏電流在總功耗中的比例已達(dá)到50％。盡管泄漏電流在移動(dòng)低功率系統(tǒng)中的比例相當(dāng)小，但就移動(dòng)終端的長(zhǎng)的服務(wù)壽命來(lái)講，減少泄漏電流構(gòu)成了一項(xiàng)重要的設(shè)計(jì)任務(wù)。
為了有效地減少在與邏輯電路相連的MOSFET晶體管中的亞閾值電流和柵極隧道電流二者，要適宜地在邏輯激活電路中使用開(kāi)關(guān)晶體管ST，以便切斷當(dāng)前不需要的邏輯電路塊。在切斷邏輯電路之后邏輯電路中的泄漏電流不會(huì)立即輕微降低(dip)，而是接近于經(jīng)過(guò)特定時(shí)間周期的特定的殘留泄漏電流。通過(guò)指數(shù)式衰減針對(duì)良好的近似描述了該分布圖(profile)。另一方面，驅(qū)動(dòng)邏輯激活電路的操作需要額外的能量，該能量很大程度上需要用于對(duì)開(kāi)關(guān)晶體管ST的柵極電容進(jìn)行充電。這種柵極電容通常很高，這是由于與邏輯電路中提供的邏輯晶體管相比較，開(kāi)關(guān)晶體管或切斷式開(kāi)關(guān)具有很寬的溝道寬度。將開(kāi)關(guān)晶體管設(shè)計(jì)為具有很寬的溝道寬度，以便在激活狀態(tài)中將邏輯電路的延遲降低保持為小，所述延遲降低是由開(kāi)關(guān)晶體管的有限高導(dǎo)通電阻引起的。
鑒于上述原因，針對(duì)任何所希望的短的時(shí)間間隔來(lái)切斷邏輯電路是不可能的。一方面，僅在確定的時(shí)間量之后建立最大的電位保存(potential saving)，即最小的殘留泄漏電流，另一方面，在保存的能量顯著地出現(xiàn)在外部之前，必須對(duì)用于驅(qū)動(dòng)開(kāi)關(guān)晶體管ST和用于驅(qū)動(dòng)切斷邏輯單元的能量進(jìn)行補(bǔ)償。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種用于接通或切斷邏輯電路的邏輯激活電路，該邏輯激活電路使用最小的能量來(lái)接通或切斷邏輯電路。
根據(jù)本發(fā)明，借助于具有權(quán)利要求1規(guī)定的特征的邏輯激活電路來(lái)實(shí)現(xiàn)其目的。
本發(fā)明提供了一種用于接通或切斷具有至少一條電源電壓線的邏輯電路的邏輯激活電路，所述邏輯激活電路具有(c)至少一個(gè)電壓饋送開(kāi)關(guān)設(shè)備，用于以取決于轉(zhuǎn)換控制信號(hào)的方式將電源電壓連接到邏輯電路的電壓饋送線，所述轉(zhuǎn)換控制信號(hào)被施加到電壓饋送開(kāi)關(guān)設(shè)備的控制端；并且具有(d)電荷均衡開(kāi)關(guān)設(shè)備，用于在控制開(kāi)關(guān)脈沖的持續(xù)時(shí)間中，以取決于控制開(kāi)關(guān)脈沖的方式將所述邏輯電路的電源電壓線連接到所述電壓饋送開(kāi)關(guān)設(shè)備的控制端，以使得電荷均衡在邏輯電路的電源電壓線和電壓饋送開(kāi)關(guān)設(shè)備的控制端之間起作用，從而生成轉(zhuǎn)換控制信號(hào)。
在根據(jù)本發(fā)明的邏輯激活電路的優(yōu)選實(shí)施例中，規(guī)定了在控制開(kāi)關(guān)脈沖結(jié)束之后，緩沖器電路保持所述轉(zhuǎn)換控制信號(hào)的信號(hào)電平，以便維持所述電壓饋送開(kāi)關(guān)設(shè)備的開(kāi)關(guān)狀態(tài)。
在優(yōu)選實(shí)施例中，緩沖器電路包括在緩沖器電路的輸出節(jié)點(diǎn)處，串聯(lián)連接在正電源電壓和負(fù)電源電壓之間的兩個(gè)互補(bǔ)晶體管。
在優(yōu)選實(shí)施例中，緩沖器電路的輸出節(jié)點(diǎn)直接與電壓饋送開(kāi)關(guān)設(shè)備的控制端相連。
在優(yōu)選實(shí)施例中，在緩沖器電路中的兩個(gè)互補(bǔ)晶體管分別具有用于施加驅(qū)動(dòng)信號(hào)的控制端。
在優(yōu)選實(shí)施例中，規(guī)定了一種控制信號(hào)生成電路，其以取決于用于選擇邏輯激活電路的外部選擇信號(hào)的方式，來(lái)生成用于緩沖器電路中的晶體管的驅(qū)動(dòng)信號(hào)和用于電荷均衡開(kāi)關(guān)設(shè)備的控制開(kāi)關(guān)脈沖。
在優(yōu)選實(shí)施例中，在控制開(kāi)關(guān)脈沖的持續(xù)時(shí)間中，借助于驅(qū)動(dòng)信號(hào)將在緩沖器電路的輸出節(jié)點(diǎn)處的輸出阻抗變換為高阻抗。
在優(yōu)選實(shí)施例中，電壓饋送開(kāi)關(guān)設(shè)備由MOSFET形成。
在優(yōu)選實(shí)施例中，電荷均衡開(kāi)關(guān)設(shè)備包括互補(bǔ)設(shè)計(jì)且并行相連的兩個(gè)晶體管。
在優(yōu)選實(shí)施例中，在電荷均衡開(kāi)關(guān)設(shè)備中的晶體管是MOSFET。
在根據(jù)本發(fā)明的邏輯激活電路的優(yōu)選實(shí)施例中，控制開(kāi)關(guān)脈沖施加到在電荷均衡開(kāi)關(guān)設(shè)備中的第一MOSFET的柵極，而被反轉(zhuǎn)的控制開(kāi)關(guān)脈沖施加到在電荷均衡開(kāi)關(guān)設(shè)備中的第二MOSFET的柵極。
在根據(jù)本發(fā)明的邏輯激活電路的優(yōu)選實(shí)施例中，電荷均衡開(kāi)關(guān)設(shè)備包括碳毫微電子管。
在優(yōu)選實(shí)施例中，當(dāng)電壓饋送開(kāi)關(guān)設(shè)備導(dǎo)通時(shí)，控制開(kāi)關(guān)脈沖的持續(xù)時(shí)間短于用于反轉(zhuǎn)電源電壓線的電荷的充電時(shí)間。
在優(yōu)選實(shí)施例中，用于反轉(zhuǎn)電源電壓線的電荷的充電時(shí)間取決于電壓饋送開(kāi)關(guān)設(shè)備的有效導(dǎo)通電阻，以及邏輯電路的電源電壓線的電容。
在優(yōu)選實(shí)施例中，控制開(kāi)關(guān)脈沖的持續(xù)時(shí)間大于用于反轉(zhuǎn)電壓饋送開(kāi)關(guān)設(shè)備的控制端的電荷的充電時(shí)間。
在優(yōu)選實(shí)施例中，用于反轉(zhuǎn)控制端的電荷的充電時(shí)間取決于電荷均衡開(kāi)關(guān)設(shè)備的有效導(dǎo)通電阻以及控制端的電容。
在優(yōu)選實(shí)施例中，邏輯電路具有兩個(gè)電源電壓線。
在優(yōu)選實(shí)施例中，邏輯電路和邏輯激活電路集成到一個(gè)芯片上。
本發(fā)明還提供了一種通過(guò)使用由電源電壓線相連的電壓饋送開(kāi)關(guān)設(shè)備來(lái)接通或切斷至少一個(gè)邏輯電路的方法，所述邏輯電路分別具有至少一個(gè)電源電壓線，
在電壓饋送開(kāi)關(guān)設(shè)備的控制端，借助于電荷均衡來(lái)生成用于變換電壓饋送開(kāi)關(guān)設(shè)備的轉(zhuǎn)換控制信號(hào)。
在根據(jù)本發(fā)明方法的優(yōu)選實(shí)施例中，使用電荷均衡開(kāi)關(guān)設(shè)備在電壓饋送開(kāi)關(guān)設(shè)備的控制端來(lái)影響電荷均衡。
在根據(jù)本發(fā)明方法的優(yōu)選實(shí)施例中，通過(guò)用于導(dǎo)通電荷均衡開(kāi)關(guān)設(shè)備的控制開(kāi)關(guān)脈沖來(lái)驅(qū)動(dòng)電荷均衡開(kāi)關(guān)設(shè)備。
在這種情況下，優(yōu)選地，通過(guò)使用被導(dǎo)通的電荷均衡開(kāi)關(guān)設(shè)備在控制端來(lái)影響電荷均衡。
在第一實(shí)施例中，電荷均衡在邏輯電路的電源線和電壓饋送開(kāi)關(guān)設(shè)備的控制端之間起作用。
在第二可替換實(shí)施例中，電荷均衡在為串聯(lián)連接的兩個(gè)邏輯電路提供的兩個(gè)電壓饋送開(kāi)關(guān)設(shè)備的兩個(gè)控制端之間起作用。
為了解釋本發(fā)明的必要技術(shù)特征，下面將參照附圖來(lái)描述根據(jù)本發(fā)明的邏輯激活電路和根據(jù)本發(fā)明的方法的優(yōu)選實(shí)施例。


圖1示出了根據(jù)現(xiàn)有技術(shù)的邏輯激活電路；圖2示出了根據(jù)本發(fā)明的邏輯激活電路；圖3示出了根據(jù)本發(fā)明的邏輯激活電路的另一個(gè)實(shí)施例；圖4示出了用于解釋根據(jù)本發(fā)明的邏輯激活電路的操作方法的信號(hào)時(shí)序圖；圖5示出了根據(jù)本發(fā)明的邏輯激活電路的另一個(gè)實(shí)施例；圖6示出了用于解釋根據(jù)本發(fā)明的邏輯激活電路的操作方法的圖形；圖7示出了與根據(jù)現(xiàn)有技術(shù)的常規(guī)邏輯激活電路相比較，在根據(jù)本發(fā)明的邏輯激活電路中的能量平衡的圖形；以及圖8示出了根據(jù)本發(fā)明的邏輯激活電路的另一個(gè)實(shí)施例。
具體實(shí)施例方式
圖2示出了根據(jù)本發(fā)明的邏輯激活電路1的第一實(shí)施例。邏輯激活電路1用于接通或切斷包含至少一個(gè)電源電壓線3的邏輯電路2。邏輯電路2經(jīng)由輸入線4接收邏輯輸入信號(hào)并且處理所述輸入信號(hào)。從邏輯電路2經(jīng)由輸出線5來(lái)發(fā)射被處理的輸出信號(hào)，以便進(jìn)一步處理。邏輯電路2具有用于提供正電源電壓VDD的第一電源電壓端6。
集成的電源電壓線3用于連接負(fù)電源電壓VSS。電源電壓線3形成有效電源電壓(virtual supply voltage)線(有效電力線)。在電源電壓線3的第一分叉節(jié)點(diǎn)7處，電源電壓線3經(jīng)由線路8與邏輯激活電路1的端子9相連。端子9經(jīng)由邏輯激活電路1中的電壓饋送開(kāi)關(guān)設(shè)備10與施加有負(fù)電源電壓VSS的電源電壓端11相連。在另一個(gè)分叉節(jié)點(diǎn)12處，在邏輯電路2中的有效電源電壓線3經(jīng)由線路13與邏輯激活電路1的另一個(gè)端子14相連。與端子14相連的是電荷均衡開(kāi)關(guān)電路15，當(dāng)該電路處于導(dǎo)通狀態(tài)時(shí)，將端子14與控制節(jié)點(diǎn)或控制端16相連，以便驅(qū)動(dòng)電壓饋送開(kāi)關(guān)設(shè)備10。電壓饋送開(kāi)關(guān)設(shè)備10以取決于施加給控制端16的開(kāi)關(guān)控制信號(hào)的方式將負(fù)電源電壓VSS連接到邏輯電路2中的有效電源電壓線3。以取決于所施加的控制開(kāi)關(guān)脈沖CR的方式，在控制開(kāi)關(guān)脈沖的持續(xù)時(shí)間中，電荷均衡開(kāi)關(guān)電路15將邏輯電路2中的有效電源電壓線3連接到電壓饋送開(kāi)關(guān)設(shè)備10的控制端16。電荷均衡開(kāi)關(guān)電路15經(jīng)由控制線路17從控制信號(hào)生成器18接收控制開(kāi)關(guān)脈沖CR，該控制信號(hào)生成器18優(yōu)選地被集成到邏輯激活電路1中。
控制信號(hào)生成器18經(jīng)由邏輯激活電路1的控制端19接收用于選擇邏輯激活電路1的外部選擇信號(hào)。只要控制信號(hào)生成器18接收選擇信號(hào)SEL，就可能生成驅(qū)動(dòng)信號(hào)(其經(jīng)由至少一條控制信號(hào)線20被發(fā)射到緩沖器電路21，該緩沖器電路21被集成到邏輯激活電路1中)和用于電荷均衡開(kāi)關(guān)電路15的控制開(kāi)關(guān)脈沖CR。提供緩沖器電路21的目的在于當(dāng)控制開(kāi)關(guān)脈沖結(jié)束時(shí)，在控制端16重構(gòu)和保持開(kāi)關(guān)控制信號(hào)的信號(hào)電平，以使電壓饋送開(kāi)關(guān)設(shè)備10的開(kāi)關(guān)狀態(tài)在控制開(kāi)關(guān)脈沖衰變之后得以保持。緩沖器電路21由正電源電壓VDDLAS和負(fù)電源電壓VSSLAS進(jìn)行供電。結(jié)果，緩沖器電路21經(jīng)由線路22與邏輯激活電路1的負(fù)電源電壓端11a相連。另外，緩沖器電路21經(jīng)由線路23與邏輯激活電路1的正電源電壓端24相連。
圖3示出了根據(jù)本發(fā)明的邏輯激活電路1的優(yōu)選實(shí)施例，其中電壓饋送開(kāi)關(guān)設(shè)備10由NMOS晶體管形成，而電荷均衡開(kāi)關(guān)電路15由傳輸門(mén)形成。
在這種情況下，電荷均衡開(kāi)關(guān)電路15包括兩個(gè)互補(bǔ)設(shè)計(jì)且并行連接的晶體管15a、15b，在所示出的實(shí)例中，第一MOSFET15a由NMOS晶體管形成，而第二MOSFET15b由PMOS晶體管形成。傳輸門(mén)15的NMOS晶體管15a經(jīng)由控制線17從控制信號(hào)生成器18接收控制開(kāi)關(guān)脈沖CR。傳輸門(mén)15的PMOS晶體管15b接收由倒相器25反轉(zhuǎn)的控制開(kāi)關(guān)脈沖。
在圖3所示優(yōu)選實(shí)施例中，緩沖器電路21包括兩個(gè)互補(bǔ)設(shè)計(jì)的MOSFET晶體管，即PMOS晶體管21a和NMOS晶體管21b。緩沖器電路21中的這兩個(gè)MOSFET晶體管在緩沖器電路21的輸出節(jié)點(diǎn)26處串聯(lián)連接。緩沖器電路21的輸出節(jié)點(diǎn)26經(jīng)由線路27與電壓饋送開(kāi)關(guān)設(shè)備10的控制端16相連。緩沖器電路21中的這兩個(gè)互補(bǔ)晶體管21a、21b分別具有控制端28a、28b，該控制端28a、28b經(jīng)由控制線20a、20b從控制信號(hào)生成器18接收驅(qū)動(dòng)信號(hào)SEL2、SEL1。
下面將參照?qǐng)D4詳細(xì)地說(shuō)明本發(fā)明的邏輯激活電路1(如圖2、3所示)的操作方法。
控制信號(hào)生成器18接收一個(gè)外部選擇信號(hào)SEL，并且使用時(shí)間t0處的驅(qū)動(dòng)信號(hào)SEL1的下降信號(hào)沿來(lái)去激活緩沖器電路21中的NMOS晶體管21b。在時(shí)間t1處，NMOS晶體管21b完全截止。在時(shí)間t1處，如果緩沖器電路21中的PMOS晶體管21a由于第二驅(qū)動(dòng)信號(hào)SEL2的高電平的原因仍然截止，則在時(shí)間t1處，在緩沖器電路21的輸出節(jié)點(diǎn)26的輸出阻抗為高。只要NMOS晶體管21b截止同時(shí)緩沖器電路21的輸出阻抗為高，控制信號(hào)生成器18就經(jīng)由控制線17將控制信號(hào)脈沖CR發(fā)射到電荷均衡開(kāi)關(guān)電路15，以便導(dǎo)通后者。在控制信號(hào)脈沖CR的持續(xù)時(shí)間中，即在時(shí)間t1、t2之間，電荷均衡開(kāi)關(guān)電路15導(dǎo)通，并且將有效電壓饋送線3連接到電壓饋送開(kāi)關(guān)設(shè)備10的控制端16。由于在截止?fàn)顟B(tài)期間從正電壓電源端6流入到邏輯電路2中的有效電壓饋送線3的泄漏電流的原因，所以在電源電壓線3上存在相當(dāng)大的正電荷Q。在邏輯電路2的有效電源電壓線3上的電荷Q格外地大，是由于有效電力線3的電容大的原因。這是由于邏輯電路的VSS電源系統(tǒng)、以及在邏輯電路2中的所有N溝道MOSFET的源端存在的所有電容的總和對(duì)有效電壓饋送線3的電容起了作用。當(dāng)邏輯電路2處于截止?fàn)顟B(tài)中時(shí)，在電壓電位接近于正電源電壓VDD的情況下，在有效電源電壓線3上存在大量的電荷Q。當(dāng)利用開(kāi)關(guān)持續(xù)時(shí)間ΔTswitching來(lái)導(dǎo)通電荷均衡開(kāi)關(guān)電路15時(shí)，有效電源電壓線3上的正電荷Q流向控制端16，正如可以從圖4中所看到的。在該開(kāi)關(guān)階段中，以指數(shù)漸進(jìn)的方式對(duì)控制端16充電，同時(shí)有效電源電壓線3上的電壓下降。
當(dāng)電壓饋送開(kāi)關(guān)設(shè)備10導(dǎo)通時(shí)，將控制開(kāi)關(guān)脈沖CR的持續(xù)時(shí)間ΔTswitching選為小于用于反轉(zhuǎn)電源電壓線3的電荷的電荷反轉(zhuǎn)時(shí)間。
在這種情況下，通過(guò)電壓饋送開(kāi)關(guān)設(shè)備10的有效導(dǎo)通電阻和電源電壓線3的電容的乘積來(lái)給出用于反轉(zhuǎn)電源電壓線3的電荷的電荷反轉(zhuǎn)時(shí)間ΔTswitching＜RONEFF10·CVVSS3(1)將由控制信號(hào)生成器18產(chǎn)生的控制開(kāi)關(guān)脈沖CR的持續(xù)時(shí)間ΔTswitching選為大于用于反轉(zhuǎn)電壓饋送開(kāi)關(guān)設(shè)備10的控制端的電荷的電荷反轉(zhuǎn)時(shí)間。
在這種情況下，用于反轉(zhuǎn)控制端16的電荷的電荷反轉(zhuǎn)時(shí)間從電荷均衡開(kāi)關(guān)電路15的有效導(dǎo)通電阻和控制端16的電容的乘積中產(chǎn)生ΔTswitching＜RONEFF10·C16(2)控制開(kāi)關(guān)脈沖的持續(xù)時(shí)間ΔTswitching足以導(dǎo)致有效電源電壓線3和控制端16之間的大范圍的電荷均衡。電荷均衡導(dǎo)致的結(jié)果是在控制端16處的電壓電位的增加，從而導(dǎo)通由NMOS晶體管形成的電壓饋送開(kāi)關(guān)設(shè)備10。
導(dǎo)通的電壓饋送開(kāi)關(guān)設(shè)備10相當(dāng)快地將電源電壓線3拉到負(fù)電源電壓電位VSS。所以控制端16就不再被拉回到負(fù)電源電壓電位VSS，電荷均衡開(kāi)關(guān)設(shè)備15在時(shí)間t2處截止，從而電荷均衡就不再起作用。
為了在控制開(kāi)關(guān)脈沖CR結(jié)束之后在控制端16保持轉(zhuǎn)換控制信號(hào)的正信號(hào)電平，借助于來(lái)自控制信號(hào)生成器18的驅(qū)動(dòng)信號(hào)來(lái)激活緩沖器電路21。為此目的，用于PMOS晶體管21a的控制信號(hào)SEL2在時(shí)間t2處具有負(fù)信號(hào)沿，從而PMOS晶體管21a將正電源電壓VDD(其被施加到端子24)連接到控制端16。這會(huì)導(dǎo)致在另外的導(dǎo)通階段中，在控制端16處的電壓上升為接近于正電源電壓VDD。因此，緩沖器電路21會(huì)重建電壓饋送開(kāi)關(guān)設(shè)備10的開(kāi)關(guān)狀態(tài)，并且在去激活電荷均衡開(kāi)關(guān)設(shè)備15之后得以保持。只要將電壓饋送開(kāi)關(guān)設(shè)備10導(dǎo)通，并且將有效電力線3的電容放電到VSS，就激活了邏輯電路2。
在時(shí)間t3處，控制信號(hào)生成器18接收選擇信號(hào)SEL的負(fù)沿，以便去激活邏輯電路2?？刂菩盘?hào)生成器18將正信號(hào)沿施加到PMOS晶體管21a的控制端28a，以便在時(shí)間t4處將后者截止。
在時(shí)間t4處，由于邏輯低驅(qū)動(dòng)信號(hào)SEL1的原因，還對(duì)NMOS晶體管21b去激活，在時(shí)間t4處的緩沖器電路21的輸出阻抗為高。然后，控制信號(hào)生成器18將簡(jiǎn)短的控制信號(hào)脈沖CR經(jīng)由控制線17施加到電荷均衡開(kāi)關(guān)設(shè)備15，從而，施加到控制信號(hào)端16的正電荷經(jīng)由電荷均衡電路15流入到有效電壓饋送線3，此時(shí)該有效電壓饋送線3是負(fù)電源電壓電位VSS。然后，控制端16的電壓按指數(shù)規(guī)律衰變，結(jié)果是NMOS晶體管10閉合，同時(shí)有效電壓饋送電路3與負(fù)電源電壓端11相隔離。
因要保持NMOS晶體管10的開(kāi)關(guān)狀態(tài)，所以控制信號(hào)生成器18在時(shí)間t5處經(jīng)由控制線20b導(dǎo)通緩沖器電路21中的NMOS晶體管21b。只要NMOS晶體管10截止，邏輯電路2就處于去激活狀態(tài)中。
根據(jù)本發(fā)明的邏輯激活電路1不會(huì)縮短重啟時(shí)間，而是會(huì)減少能量的過(guò)載，從而實(shí)現(xiàn)縮短的最小截止時(shí)間Tmin，盡管激活電路1使用能量，所述時(shí)間足以切斷邏輯電路2。當(dāng)導(dǎo)通開(kāi)關(guān)晶體管10時(shí)，根據(jù)本發(fā)明的激活電路1將有效電壓饋電線3用作充電源極，而當(dāng)晶體管10截止時(shí)，用作充電漏極。如果邏輯電路2斷開(kāi)，則邏輯電路2所有的內(nèi)部節(jié)點(diǎn)以及有效電力線3被充電到接近于未變換的工作電位的電壓電位(voltage potential)。由于有效電壓饋送線3的高電容的原因，如果負(fù)電源電壓VSS與有效電壓饋送線3相連，則大量的電荷Q在接近于正電源電壓VDD的電位的情況下是可以獲得的。該大量的電荷Q用于導(dǎo)通開(kāi)關(guān)晶體管10。
在根據(jù)本發(fā)明的激活電路1中提供的緩沖器電路21優(yōu)選地包括MOSFET晶體管21a、21b，其中的每一個(gè)都具有相對(duì)窄的溝道寬度，因?yàn)榫彌_器電路21僅提供在控制端16上保持信號(hào)電平。
當(dāng)電源電壓開(kāi)關(guān)設(shè)備10改變時(shí)，經(jīng)由電荷均衡開(kāi)關(guān)設(shè)備15流動(dòng)的電荷Q就不會(huì)從電源電壓VDD減少，從而在電源電壓源上的負(fù)載就顯著地低于如圖1所示的常規(guī)邏輯激活電路的負(fù)載。這就顯著地增加了待機(jī)時(shí)間，特別是在利用電池工作的移動(dòng)終端中。當(dāng)接通邏輯電路2時(shí)，所需的電荷Q從有效電力線3中減少，而當(dāng)切斷邏輯電路2時(shí)，該電荷再返回到有效電力線3。這就減少了從電壓源牽曳出的作為截止?fàn)顟B(tài)中的泄漏電流的電荷Q。
在圖3所示實(shí)施例中，電壓饋送開(kāi)關(guān)設(shè)備10和充電均衡開(kāi)關(guān)設(shè)備15由MOSFET晶體管形成。在可替換的實(shí)施例中，充電均衡開(kāi)關(guān)設(shè)備15至少由所謂的碳毫微電子管來(lái)形成。
圖5示出了根據(jù)本發(fā)明的邏輯激活電路1的可替換第二實(shí)施例，其中邏輯激活電路1與正有效電壓饋送線相連而不與邏輯電路2中的負(fù)有效電壓饋送線3(如圖3所示第一實(shí)施例中)相連。至于其他方面，圖5所示的邏輯激活電路1的操作方法與根據(jù)圖3所示實(shí)施例的操作方法相同。
圖6用于說(shuō)明根據(jù)本發(fā)明的邏輯激活電路1的操作方法。
在時(shí)間ta處，邏輯電路2由根據(jù)本發(fā)明的邏輯激活電路1截止，從而由泄漏電流引起的功率損耗在邏輯電路2中按指數(shù)規(guī)律進(jìn)行衰減。當(dāng)切斷邏輯電路2時(shí)，對(duì)邏輯激活電路1的操作會(huì)引起在時(shí)間ta處在驅(qū)動(dòng)電路1中的功率損耗。
在時(shí)間tb處，邏輯電路2再次接通，從而功率損耗會(huì)上升到在邏輯電路2中的高值PON。被激活的邏輯激活電路1會(huì)在驅(qū)動(dòng)電路1中引起功率損耗。
正如可以從圖6a中所看到的，功率損耗僅在最小截止時(shí)間Tmm之后完全減少。圖6a中陰影線形狀所示的區(qū)域?qū)?yīng)于圖6b中陰影線形狀所示兩個(gè)區(qū)域的總和。如果截止持續(xù)時(shí)間小于時(shí)間Tmm，則功率損耗不會(huì)減少，反而要使用額外的能量。如果邏輯電路2的截止持續(xù)時(shí)間大于時(shí)間Tmin，則能量完全被保存。
由于根據(jù)本發(fā)明的驅(qū)動(dòng)電路1的功率損耗因電荷均衡的原因而相當(dāng)?shù)停瑥亩鴪D6b中陰影線形狀所示區(qū)域也相當(dāng)小，因此就根據(jù)本發(fā)明的邏輯激活電路1來(lái)說(shuō)，最小截止時(shí)間Tmin也很短。
圖7示出了與根據(jù)圖1所示的常規(guī)邏輯驅(qū)動(dòng)電路相比較，在根據(jù)本發(fā)明的邏輯驅(qū)動(dòng)電路1中的能量平衡。正如所能看到的，與切斷邏輯電路2相當(dāng)?shù)淖钚〗刂箷r(shí)間由于能量保存的原因而顯著地下降。當(dāng)截止時(shí)間相同時(shí)，與常規(guī)激活電路相比較，在根據(jù)本發(fā)明的激活電路1中被保存的能量增加。
圖8示出了用于接通或切斷邏輯電路的本發(fā)明的邏輯激活電路1的另一個(gè)實(shí)施例。
在圖8所示的實(shí)施例中，多個(gè)邏輯電路2串聯(lián)。在這種情況下，邏輯電路2n+1處理來(lái)自在前邏輯電路2n的輸出信號(hào)，所述信號(hào)在輸入端提供。串聯(lián)連接的兩個(gè)邏輯電路2具有互補(bǔ)有效電壓供電線3-n和3-n+1。
在圖8所示的實(shí)施例中，邏輯電路2n具有可以再次經(jīng)由電壓饋送開(kāi)關(guān)設(shè)備10-1與正電源電壓VDD相連的正有效電源電壓線3-n。下游邏輯電路2n+1具有可以經(jīng)由其他電壓饋送開(kāi)關(guān)設(shè)備10-2與負(fù)電源電壓VSS相連的負(fù)有效電壓饋送線3-n+1。互補(bǔ)電壓饋送開(kāi)關(guān)設(shè)備10-1、10-2具有與緩沖器電路21-1、21-2的輸出節(jié)點(diǎn)26-1、26-2相連的控制端16-1、16-2。緩沖器電路21-1、21-2中的MOSFET由控制信號(hào)生成器18經(jīng)由控制線來(lái)驅(qū)動(dòng)。用于激活邏輯電路2-n、2-n+1的邏輯激活電路安排在所謂的之字形圖案中。
為了激活或接通兩個(gè)串聯(lián)連接的邏輯電路2-n、2-n+1，首先將兩個(gè)緩沖器電路21-1、21-2的輸出節(jié)點(diǎn)變換為高阻抗，然后借助于短開(kāi)關(guān)脈沖CR來(lái)接通電荷均衡開(kāi)關(guān)設(shè)備15。在接通電壓饋送開(kāi)關(guān)設(shè)備10-1之前，在控制端節(jié)點(diǎn)16-1處存在正電荷，而在接通電壓饋送開(kāi)關(guān)設(shè)備10-2之前，在控制端16-2處存在負(fù)電荷。在接通開(kāi)關(guān)設(shè)備15之后，電荷均衡起作用，從而在控制端16-1處的電壓電位降低，而在控制節(jié)點(diǎn)16-2處的電壓電位上升。這會(huì)導(dǎo)致兩個(gè)電壓饋送開(kāi)關(guān)設(shè)備10-1、10-2導(dǎo)通，從而激活兩個(gè)串聯(lián)連接的邏輯電路2-n、2-n+1。在導(dǎo)通兩個(gè)電壓饋送開(kāi)關(guān)設(shè)備10-1、10-2之后，借助于緩沖器電路21-1、21-2來(lái)重新生成并保持在控制端16-1、16-2處的信號(hào)電平。
參考標(biāo)記列表1 邏輯激活電路2 邏輯電路3 有效電壓饋送線4 信號(hào)線5 信號(hào)線6 電源電壓端7 分叉節(jié)點(diǎn)8 線路9 端子10 電壓饋送開(kāi)關(guān)設(shè)備11 電源電壓端12 分叉節(jié)點(diǎn)13 線路14 端子15 電荷均衡電路16 控制端17 控制線18 控制信號(hào)生成器19 控制端20 控制線21 緩沖電路22 線路23 線路24 電源電壓端25 倒相器26 輸出節(jié)點(diǎn)27 線路28 控制端
權(quán)利要求
1.一種用于接通或切斷具有至少一條電源電壓線(3)的邏輯電路(2)的邏輯激活電路(1)，所述邏輯激活電路(1)具有(a)至少一個(gè)電壓饋送開(kāi)關(guān)設(shè)備(10)，用于以取決于轉(zhuǎn)換控制信號(hào)的方式將電源電壓連接到邏輯電路(2)的電源電壓線(3)，所述轉(zhuǎn)換控制信號(hào)被施加到電壓饋送開(kāi)關(guān)設(shè)備(10)的控制端(16)；并且具有(b)電荷均衡開(kāi)關(guān)設(shè)備(15)，用于在控制開(kāi)關(guān)脈沖(CR)的持續(xù)時(shí)間中，以取決于控制開(kāi)關(guān)脈沖(CR)的方式將所述邏輯電路(2)的電源電壓線連接到所述電壓饋送開(kāi)關(guān)設(shè)備(10)的控制端(16)，以使得電荷均衡在電源電壓線(3)和電壓饋送開(kāi)關(guān)設(shè)備(10)的控制端(16)之間起作用，從而生成轉(zhuǎn)換控制信號(hào)。
2.根據(jù)權(quán)利要求1所述的邏輯激活電路，其特征在于，規(guī)定了在控制開(kāi)關(guān)脈沖(CR)結(jié)束之后，緩沖器電路(21)完成并保持所述轉(zhuǎn)換控制信號(hào)的信號(hào)電平，以便維持所述電壓饋送開(kāi)關(guān)設(shè)備(10)的開(kāi)關(guān)狀態(tài)。
3.根據(jù)權(quán)利要求2所述的邏輯激活電路，其特征在于，緩沖器電路(21)包括在所述緩沖器電路(21)的輸出節(jié)點(diǎn)(26)處，串聯(lián)連接在正電源電壓和負(fù)電源電壓之間的兩個(gè)互補(bǔ)設(shè)計(jì)的晶體管(21a、21b)。
4.根據(jù)權(quán)利要求3所述的邏輯激活電路，其特征在于，緩沖器電路(21)的輸出節(jié)點(diǎn)(26)與電壓饋送開(kāi)關(guān)設(shè)備(10)的控制端(16)相連。
5.根據(jù)權(quán)利要求3所述的邏輯激活電路，其特征在于，在緩沖器電路(21)中的兩個(gè)互補(bǔ)設(shè)計(jì)的晶體管(21a、21b)分別具有用于施加驅(qū)動(dòng)信號(hào)的控制端(28a、28b)。
6.根據(jù)權(quán)利要求5所述的邏輯激活電路，其特征在于，規(guī)定了一種控制信號(hào)生成電路(18)，其以取決于用于選擇邏輯激活電路(1)的外部選擇信號(hào)(SEL)的方式，來(lái)生成用于緩沖器電路(21)中的晶體管(21a、21b)的驅(qū)動(dòng)信號(hào)和用于電荷均衡開(kāi)關(guān)設(shè)備(15)的控制開(kāi)關(guān)脈沖(CR)。
7.根據(jù)權(quán)利要求4所述的邏輯激活電路，其特征在于，在控制開(kāi)關(guān)脈沖(CR)的持續(xù)時(shí)間中，借助于驅(qū)動(dòng)信號(hào)將在緩沖器電路(21)的輸出節(jié)點(diǎn)(26)處的輸出阻抗變換為高。
8.根據(jù)權(quán)利要求1所述的邏輯激活電路，其特征在于，電壓饋送開(kāi)關(guān)設(shè)備(10)由MOSFET形成。
9.根據(jù)權(quán)利要求1所述的邏輯激活電路，其特征在于，電荷均衡開(kāi)關(guān)設(shè)備(15)包括互補(bǔ)設(shè)計(jì)且并聯(lián)的一個(gè)晶體管或兩個(gè)晶體管(15a、15b)。
10.根據(jù)權(quán)利要求9所述的邏輯激活電路，其特征在于，在電荷均衡開(kāi)關(guān)設(shè)備(15)中的晶體管(15a、15b)是MOSFET。
11.根據(jù)權(quán)利要求10所述的邏輯激活電路，其特征在于，控制開(kāi)關(guān)脈沖(CR)施加到在電荷均衡開(kāi)關(guān)設(shè)備(15)中的第一MOSFET(15a)的柵極，而被反轉(zhuǎn)的控制開(kāi)關(guān)脈沖(CR)施加到在電荷均衡開(kāi)關(guān)設(shè)備(15)中的第二MOSFET(15b)的柵極。
12.根據(jù)權(quán)利要求1所述的邏輯激活電路，其特征在于，電荷均衡開(kāi)關(guān)設(shè)備(15)包括碳毫微電子管。
13.根據(jù)權(quán)利要求1所述的邏輯激活電路，其特征在于，當(dāng)電壓饋送開(kāi)關(guān)設(shè)備(10)導(dǎo)通時(shí)，控制開(kāi)關(guān)脈沖(CR)的持續(xù)時(shí)間短于用于反轉(zhuǎn)電源電壓線(3)的電荷的電荷反轉(zhuǎn)時(shí)間。
14.根據(jù)權(quán)利要求13所述的邏輯激活電路，其特征在于，用于反轉(zhuǎn)電源電壓線(3)的電荷的電荷反轉(zhuǎn)時(shí)間取決于電壓饋送開(kāi)關(guān)設(shè)備(10)的有效導(dǎo)通電阻，以及邏輯電路的電源電壓線(3)的電容。
15.根據(jù)權(quán)利要求1所述的邏輯激活電路，其特征在于，控制開(kāi)關(guān)脈沖(CR)的持續(xù)時(shí)間大于用于反轉(zhuǎn)電壓饋送開(kāi)關(guān)設(shè)備(10)的控制端(16)的電荷的電荷反轉(zhuǎn)時(shí)間。
16.根據(jù)權(quán)利要求15所述的邏輯激活電路，其特征在于，用于反轉(zhuǎn)控制端(16)的電荷的電荷反轉(zhuǎn)時(shí)間取決于電荷均衡開(kāi)關(guān)設(shè)備(15)的有效導(dǎo)通電阻以及控制端(16)的電容。
17.根據(jù)權(quán)利要求1所述的邏輯激活電路，其特征在于，邏輯電路(2)具有兩個(gè)電源電壓線。
18.根據(jù)權(quán)利要求1所述的邏輯激活電路，其特征在于，邏輯電路(2)和邏輯激活電路(1)集成到一個(gè)芯片上。
19.一種通過(guò)使用連接到電源電壓線(3)的電壓饋送開(kāi)關(guān)設(shè)備(10)來(lái)接通或切斷至少一個(gè)邏輯電路(2)的方法，所述邏輯電路(2)分別具有至少一個(gè)電源電壓線(3)，在電壓饋送開(kāi)關(guān)設(shè)備(10)的控制端(16)，借助于電荷均衡來(lái)生成用于切換電壓饋送開(kāi)關(guān)設(shè)備(10)的轉(zhuǎn)換控制信號(hào)。
20.根據(jù)權(quán)利要求19所述的方法，其特征在于，使用可控電荷均衡開(kāi)關(guān)設(shè)備(15)在電壓饋送開(kāi)關(guān)設(shè)備(10)的控制端(16)來(lái)影響電荷均衡。
21.根據(jù)權(quán)利要求20所述的方法，其特征在于，通過(guò)用于導(dǎo)通電荷均衡開(kāi)關(guān)設(shè)備(15)的控制開(kāi)關(guān)脈沖(CR)來(lái)驅(qū)動(dòng)電荷均衡開(kāi)關(guān)設(shè)備(15)。
22.根據(jù)權(quán)利要求21所述的方法，其特征在于，通過(guò)使用被導(dǎo)通的電荷均衡開(kāi)關(guān)設(shè)備(15)在電壓饋送開(kāi)關(guān)設(shè)備(10)的控制端(16)來(lái)影響電荷均衡。
23.根據(jù)權(quán)利要求22所述的方法，其特征在于，電荷均衡在邏輯電路(2)的電源電壓線(3)和電壓饋送開(kāi)關(guān)設(shè)備(10)的控制端(16)之間起作用。
24.根據(jù)權(quán)利要求22所述的方法，其特征在于，電荷均衡在為串聯(lián)連接的兩個(gè)邏輯電路(2)提供的兩個(gè)電壓饋送開(kāi)關(guān)設(shè)備(10)的兩個(gè)控制端(16)之間起作用。
全文摘要
一種用于接通或切斷具有至少一條電源電壓線的邏輯電路的邏輯激活電路，所述邏輯激活電路具有至少一個(gè)電壓饋送開(kāi)關(guān)設(shè)備，用于以取決于轉(zhuǎn)換控制信號(hào)的方式將電源電壓連接到邏輯電路的電壓饋送線，所述轉(zhuǎn)換控制信號(hào)被施加到電壓饋送開(kāi)關(guān)設(shè)備的控制端；并且具有電荷均衡開(kāi)關(guān)設(shè)備，用于在控制開(kāi)關(guān)脈沖的持續(xù)時(shí)間中，以取決于控制開(kāi)關(guān)脈沖的方式將所述邏輯電路的電源電壓線連接到所述電壓饋送開(kāi)關(guān)設(shè)備的控制端，以使得電荷均衡在電源電壓線和電壓饋送開(kāi)關(guān)設(shè)備的控制端之間起作用，從而生成轉(zhuǎn)換控制信號(hào)。
文檔編號(hào)H03K17/04GK1728555SQ20051008930
公開(kāi)日2006年2月1日 申請(qǐng)日期2005年8月1日 優(yōu)先權(quán)日2004年7月30日
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