專利名稱：時(shí)鐘鎖相環(huán)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域中實(shí)現(xiàn)時(shí)鐘同步的裝置，尤其涉及時(shí)鐘鎖相環(huán)裝置。
背景技術(shù)：
同步是通信系統(tǒng)內(nèi)各種設(shè)備之間相互通信的基礎(chǔ)，如果通信雙方?jīng)]有建立良好的同步，則信息在傳遞過程中就不可避免地會(huì)出現(xiàn)誤碼、滑碼等現(xiàn)象，從而造成通信質(zhì)量下降的后果。例如，對(duì)于語音通話來說，若通話雙方?jīng)]有建立同步就開始通話，雙方很有可能會(huì)聽到卡搭聲，甚至造成雙方無法通信的后果；若通信雙方?jīng)]有建立好同步就進(jìn)行收發(fā)傳真，很有可能造成接收方接收到的信息不全或模糊不清等后果；因此為了確保通信雙方各項(xiàng)業(yè)務(wù)的通信質(zhì)量，同步在通信系統(tǒng)是必不可少的。
時(shí)鐘鎖相環(huán)裝置是實(shí)現(xiàn)時(shí)鐘同步的一裝置。它實(shí)現(xiàn)時(shí)鐘同步效果的好環(huán)直接關(guān)系到數(shù)字通信系統(tǒng)能否正常通信。傳統(tǒng)時(shí)鐘鎖相環(huán)裝置的工作原理是比較本裝置接收到的參考時(shí)鐘源與本裝置輸出時(shí)鐘的頻率相位，得到一個(gè)差值控制時(shí)鐘鎖相環(huán)裝置的輸出頻率，以實(shí)現(xiàn)參考時(shí)鐘源頻率和時(shí)鐘鎖相環(huán)裝置輸出的時(shí)鐘頻率一致。
請(qǐng)參閱圖1，其為現(xiàn)有技術(shù)中的一種實(shí)現(xiàn)時(shí)鐘同步的時(shí)鐘鎖相環(huán)裝置的結(jié)構(gòu)示意圖。它包括鑒相器11、環(huán)路濾波器12、D/A(數(shù)/模)轉(zhuǎn)換器13、壓控晶體振蕩器(后簡(jiǎn)稱壓控晶振)14、分頻器15和處理器16。鑒相器11、環(huán)路濾波器12、D/A轉(zhuǎn)換器13、壓控晶振14和分頻器15組成的一個(gè)相位負(fù)反饋系統(tǒng)，主要為了實(shí)現(xiàn)參考時(shí)鐘源輸出的時(shí)鐘頻率f0和壓控晶振輸出的時(shí)鐘頻率f1的一致，其中f1是由壓控晶振14輸出頻率f經(jīng)分頻器15分頻得到的，
其中鑒相器11用于比較f0和f1的相位差，并將相位差輸出到環(huán)路濾波器12；環(huán)路濾波器12，連接處理器16，在處理器16的控制下對(duì)鑒相器11輸出的相位差進(jìn)行濾波處理，采用相應(yīng)的環(huán)路濾波器算法將頻差值輸出到D/A轉(zhuǎn)換器13；D/A轉(zhuǎn)換器13，將接收的數(shù)字信號(hào)(頻差值)轉(zhuǎn)化成模擬電壓，以控制壓控晶振14的輸出頻率，進(jìn)而達(dá)到輸出時(shí)鐘頻率與參考時(shí)鐘頻率一致的目的。
在現(xiàn)有的時(shí)鐘鎖相環(huán)裝置中使用壓控振蕩器(VCXO)14和D/A轉(zhuǎn)換器13進(jìn)行時(shí)鐘頻率的控制，由此造成如下缺點(diǎn)第一壓控晶振的中心頻率和索引范圍是固定的，當(dāng)確定壓控晶振時(shí)，時(shí)鐘鎖相環(huán)裝置獲得的頻率范圍和牽引范圍是確定的。但是不同的應(yīng)用場(chǎng)合需要不同頻率范圍和不同牽引范圍的時(shí)鐘鎖相環(huán)裝置，而現(xiàn)有的時(shí)鐘鎖相環(huán)裝置應(yīng)用在不同頻率范圍和牽引范圍的應(yīng)用場(chǎng)合時(shí)，就必須要換壓控晶振，從而造成時(shí)鐘鎖相環(huán)裝置適用場(chǎng)合窄，改變應(yīng)用場(chǎng)合需要更換壓控晶振，進(jìn)而增加同步的成本；第二壓控晶振的輸出時(shí)鐘頻率是受到D/A轉(zhuǎn)換器控制精度的限制，而D/A轉(zhuǎn)換器的精度不易提高，且精度相對(duì)高的D/A轉(zhuǎn)換器的費(fèi)且相對(duì)較高，由此造成時(shí)鐘鎖相環(huán)裝置要提高同步效果，需要的成本高；第三壓控晶振的線性度一般只能控制在一定范圍內(nèi)，不能達(dá)到全線性，從而影響時(shí)鐘鎖相環(huán)裝置控制輸出時(shí)鐘頻率的精度。

發(fā)明內(nèi)容
本發(fā)明解決的問題是現(xiàn)有的時(shí)鐘鎖相環(huán)裝置中使用壓控振蕩器和D/A轉(zhuǎn)換器進(jìn)行時(shí)鐘頻率的控制，由此引起時(shí)鐘鎖相環(huán)裝置適用場(chǎng)合窄，改變應(yīng)用場(chǎng)合需要更換不同的壓控晶振，進(jìn)而增加成本，以及鎖相環(huán)同步的精度不高，但提高其精度需要花費(fèi)的成本高。
為了解決上述問題，本發(fā)明提供了一種時(shí)鐘鎖相環(huán)裝置，用以實(shí)現(xiàn)輸出的時(shí)鐘頻率與本裝置接收到的參考時(shí)鐘頻率一致，所述裝置包括鑒相器、環(huán)路濾波器、處理器、分頻器，還包括DDS單元和向所述DDS單元提供時(shí)鐘的本地時(shí)鐘源，其中鑒相器分別連接分頻器與環(huán)路濾波器，用于接收DDS單元經(jīng)分頻器分頻后的時(shí)鐘頻率及所述參考時(shí)鐘頻率，并將兩頻率的相位差值發(fā)送至所述環(huán)路濾波器；環(huán)路濾波器分別連接所述DDS單元和處理器，用于在所述處理器的控制下對(duì)獲得的頻率差進(jìn)行濾波處理后輸出至所述DDS單元；DDS單元分別連接所述處理器與分頻器，用于在所述處理器的控制下，根據(jù)所述頻率差調(diào)整輸出的時(shí)鐘頻率，以便所述時(shí)鐘頻率鎖定所述參考時(shí)鐘頻率。
本發(fā)明還包括提供一參考時(shí)鐘的外部時(shí)鐘源，連接鑒相器，用以提供參考時(shí)鐘信號(hào)。
或者，本發(fā)明提供外部時(shí)鐘源組和多路時(shí)鐘選擇器，其中外部時(shí)鐘源組，用以提供數(shù)個(gè)時(shí)鐘信號(hào)；多路時(shí)鐘選擇器，設(shè)置在所述外部時(shí)鐘源組與所述鑒相器之間，用以從數(shù)個(gè)時(shí)鐘信號(hào)中選擇其中之一作為參考時(shí)鐘信號(hào)發(fā)送至所述鑒相器。
本發(fā)明還包括設(shè)置在外部時(shí)鐘源和所述鑒相器之間的時(shí)鐘檢測(cè)單元，用以對(duì)外部時(shí)鐘源產(chǎn)生的時(shí)鐘信號(hào)進(jìn)行檢測(cè)，或設(shè)置在外部時(shí)鐘源組與所述多路時(shí)鐘選擇器之間的時(shí)鐘檢測(cè)單元，用以檢測(cè)外部時(shí)鐘源組產(chǎn)生的各個(gè)時(shí)鐘信號(hào)進(jìn)行檢測(cè)。
所述本地時(shí)鐘源通過時(shí)鐘檢測(cè)單元連接至DDS單元。
所述環(huán)路濾波器設(shè)置在處理器的內(nèi)部實(shí)現(xiàn)與處理器的連接。
所述時(shí)鐘檢測(cè)單元、所述多路時(shí)鐘選擇器、鑒相器和分頻器可以設(shè)置在一邏輯控制電路的內(nèi)部。
本發(fā)明還包括與處理器連接的外部監(jiān)測(cè)單元，以便于控制DDS的工作。
所述本地時(shí)鐘源包括高穩(wěn)振蕩器。
與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)首先本發(fā)明采用DDS單元和處理器來進(jìn)行鎖相處理，由于DDS單元能夠在處理器的控制下，產(chǎn)生不同的頻率范圍及不同的牽引范圍，使得時(shí)鐘鎖相環(huán)裝置適用的應(yīng)用領(lǐng)域廣，具有較好的通用性，另外，由于DDS單元本身產(chǎn)生的時(shí)鐘信號(hào)的精度高，由此造成時(shí)鐘鎖相環(huán)裝置同步的精度高；其次，本發(fā)明采用產(chǎn)生若干時(shí)鐘信號(hào)的外部時(shí)鐘源組作為本裝置的參考時(shí)鐘源，進(jìn)一步提高時(shí)本裝置的適用范圍，并且減少本裝置由于時(shí)鐘引起的故障；最后，本發(fā)明將環(huán)路濾波器設(shè)置在處理器的內(nèi)部，將時(shí)鐘檢測(cè)單元、多路時(shí)鐘選擇器、鑒相器、分頻器等集成在一邏輯控制電路，減少本裝置中組成元器件，進(jìn)而減輕了裝置設(shè)計(jì)的難度。


圖1是現(xiàn)有技術(shù)中的一種實(shí)現(xiàn)時(shí)鐘同步的時(shí)鐘鎖相環(huán)裝置的結(jié)構(gòu)示意圖；圖2是本發(fā)明實(shí)現(xiàn)時(shí)鐘同步的時(shí)鐘鎖相環(huán)裝置的一種結(jié)構(gòu)示意圖；圖3是在圖2的基礎(chǔ)上改良的時(shí)鐘鎖相環(huán)裝置的一種結(jié)構(gòu)示意圖；圖4是圖3中處理器的內(nèi)部結(jié)構(gòu)圖；圖5是本發(fā)明實(shí)現(xiàn)時(shí)鐘同步的時(shí)鐘鎖相環(huán)裝置的一較佳實(shí)施例的結(jié)構(gòu)示意圖。
具體實(shí)施例方式
以下結(jié)合附圖，具體說明本發(fā)明。
請(qǐng)參閱圖2，其為本發(fā)明實(shí)現(xiàn)時(shí)鐘同步的時(shí)鐘鎖相環(huán)裝置的一種結(jié)構(gòu)示意圖。它包括鑒相器11、環(huán)路濾波器12、直接數(shù)字頻率合成(Direct DigitalFraquency Synthesis即DDFS，一般簡(jiǎn)稱DDS，本發(fā)明后稱DDS單元)17、分頻器15、處理器16及向DDS單元提供時(shí)鐘的本地時(shí)鐘源18，其中直接數(shù)字頻率合成是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。采用上述技術(shù)進(jìn)行頻率輸出的單元稱之為DDS單元。DDS單元需要穩(wěn)定度較高的參考時(shí)鐘作為本單元的時(shí)鐘參考源，因此本發(fā)明的本地時(shí)鐘源18可以采用高穩(wěn)振蕩器，以產(chǎn)生較高穩(wěn)定度的參考時(shí)鐘。DDS單元內(nèi)設(shè)有頻率控制寄存器，根據(jù)該頻率控制寄存器中的內(nèi)容控制輸出相應(yīng)頻率值的時(shí)鐘信號(hào)。即DDS單元17在處理器16的控制下能夠?qū)⒈镜貢r(shí)鐘源18產(chǎn)生的時(shí)鐘頻率倍頻后輸出相應(yīng)的時(shí)鐘頻率。本發(fā)明的DDS單元17，一端連接處理器16和環(huán)路濾波器12、另一端連接分頻器15，用以在處理器16的控制下，產(chǎn)生相應(yīng)的時(shí)鐘頻率。處理器16通過改變DDS單元17內(nèi)部設(shè)置的頻率控制寄存器即可改變其頻率；鑒相器11，用于接收DDS單元17經(jīng)分頻器15分頻后的時(shí)鐘頻率f1及參考時(shí)鐘頻率f0，并比較f1和f0的相位差，進(jìn)而將相位差值發(fā)送至環(huán)路濾波器12；環(huán)路濾波器12，在處理器16的控制下采用相應(yīng)的環(huán)路濾波器算法將獲得的頻率差輸出至DDS單元17，以便DDS單元輸出的時(shí)鐘信號(hào)向輸入的時(shí)鐘靠攏，直至消除頻差而鎖定。
在本發(fā)明時(shí)鐘鎖相環(huán)裝置采用DDS單元17和處理器16完成時(shí)鐘同步的目的，具有以下好處第一在本發(fā)明中使用精度高的本地時(shí)鐘源，并且本發(fā)明的DDS單元17能夠在處理器16的控制下輸出任意范圍和任意牽引范圍的時(shí)鐘頻率，提高了時(shí)鐘鎖相環(huán)裝置的適用范圍，并且本發(fā)明的本地時(shí)鐘源可以使用一種高穩(wěn)振蕩器，從而降低了高穩(wěn)振蕩器的使用種類，進(jìn)而提高了時(shí)鐘鎖相環(huán)裝置應(yīng)用范圍廣，具有通用性；第二由于DDS單元產(chǎn)生時(shí)鐘頻率的精度無需現(xiàn)有技術(shù)中所述的受外界D/A轉(zhuǎn)換器轉(zhuǎn)換精度的影響，而DDS單元本身產(chǎn)生的時(shí)鐘頻率精度較高，由此使得鎖相精度高。
第三同時(shí)也解決了壓控晶振線性度差的問題，因?yàn)镈DS單元產(chǎn)生頻率的線性度好，所以可以保證在控制范圍內(nèi)是全線性，從而提高了時(shí)鐘鎖相環(huán)裝置的控制精度。
與傳統(tǒng)時(shí)鐘鎖相環(huán)裝置相比較，本發(fā)明的時(shí)鐘鎖相環(huán)裝置，可以使時(shí)鐘同步系統(tǒng)更加穩(wěn)定、可靠地工作。
請(qǐng)參閱圖3，其為本發(fā)明時(shí)鐘鎖相環(huán)裝置的另一結(jié)構(gòu)示意圖。在本裝置中，環(huán)路濾波器12設(shè)置在處理器16的內(nèi)部實(shí)現(xiàn)與處理器16的連接，即將環(huán)路濾波器12的功能集成在處理器16內(nèi)，減少裝置上元件的數(shù)量，從而降低成本。
請(qǐng)參閱圖4，其為圖3中處理器內(nèi)的結(jié)構(gòu)示意圖。它包括環(huán)路濾波控制單元31和DDS控制單元32。其中環(huán)路濾波控制單元31接收鑒相器11發(fā)送的參考時(shí)鐘頻率和DDS單元17輸出的參考時(shí)鐘頻率之間的相位差，并采用相應(yīng)的環(huán)路濾波器算法計(jì)算其頻差值，以使DDS單元17輸出的時(shí)鐘頻率與參考時(shí)鐘頻率相等；DDS控制單元32，連接環(huán)路濾波控制單元31和DDS單元17，根據(jù)環(huán)路濾波控制單元31輸入的頻差值，控制DDS單元17輸出與參考時(shí)鐘頻率相等的時(shí)鐘頻率，并且DDS控制單元32還控制鎖相運(yùn)行中狀態(tài)之間的切換，包括自由狀態(tài)、快捕狀態(tài)、跟蹤狀態(tài)、保持狀態(tài)和失鎖狀態(tài)之間的相互切換。
請(qǐng)參閱圖5，其為本發(fā)明時(shí)鐘鎖相環(huán)裝置的一種實(shí)施結(jié)構(gòu)示意圖。它包括外部時(shí)鐘源組21、本地時(shí)鐘源18、時(shí)鐘檢測(cè)單元22、多路時(shí)鐘選擇器23、鑒相器11、分頻器15、處理器16、DDS單元17和外部監(jiān)測(cè)單元24。其中外部時(shí)鐘源組21用以提供參考時(shí)鐘，考慮到適用不同的應(yīng)用范圍，本實(shí)施例采用數(shù)個(gè)產(chǎn)生不同時(shí)鐘信號(hào)的時(shí)鐘源，包括產(chǎn)生GPS時(shí)鐘信號(hào)的時(shí)鐘源、產(chǎn)生BITS(the Building Integrated Timing System，通信樓綜合定時(shí)系統(tǒng))時(shí)鐘信號(hào)的時(shí)鐘源，及其它時(shí)鐘源，如對(duì)應(yīng)于信息產(chǎn)業(yè)部發(fā)布的《數(shù)字同步風(fēng)的規(guī)劃方法和組織原則》中規(guī)定的一級(jí)基準(zhǔn)時(shí)鐘、二級(jí)節(jié)點(diǎn)時(shí)鐘和三級(jí)節(jié)點(diǎn)時(shí)鐘。
時(shí)鐘檢測(cè)單元22，連接外部時(shí)鐘源組21，用以檢測(cè)輸入的時(shí)鐘信號(hào)是否符合要求，比如判斷接收到的時(shí)鐘信號(hào)是否存在、信號(hào)變化是否超出預(yù)先設(shè)定的范圍等，當(dāng)檢測(cè)到的時(shí)鐘信號(hào)符合預(yù)先設(shè)定要求時(shí)，原樣輸出該信號(hào)；當(dāng)檢測(cè)到的時(shí)鐘環(huán)符合預(yù)先設(shè)定要求時(shí)，輸出該信號(hào)為0或不輸出該信號(hào)。在本實(shí)施例中，本地時(shí)鐘源18通過時(shí)鐘檢測(cè)單元22連接至DDS單元17，以判斷給DDS單元17提供信號(hào)的時(shí)鐘是否符合要求。
對(duì)時(shí)鐘預(yù)先進(jìn)行檢測(cè)，減少時(shí)鐘鎖相環(huán)裝置鎖相錯(cuò)誤的概率，比如本地時(shí)鐘源出現(xiàn)故障，通過時(shí)鐘檢測(cè)單元可以預(yù)先獲知該故障。
在本實(shí)施例中，也可以將時(shí)鐘檢測(cè)單元22與處理器16連接(圖中未繪示)，以使處理器16獲知各路時(shí)鐘源產(chǎn)生時(shí)鐘信號(hào)情況，方便用戶控制整個(gè)時(shí)鐘同步過程。
多路時(shí)鐘選擇器23，連接時(shí)鐘檢測(cè)單元22和鑒相器11，將接收到的時(shí)鐘信號(hào)進(jìn)行多選一操作，選擇出的時(shí)鐘信號(hào)作為本次時(shí)鐘鎖相環(huán)裝置進(jìn)行鎖相的參考時(shí)鐘。多路時(shí)鐘選擇器23可以通過以下兩種方式選擇時(shí)鐘信號(hào)其一預(yù)先將外部多路時(shí)鐘源產(chǎn)生的時(shí)鐘信號(hào)劃分為不同的等級(jí)，多路時(shí)鐘選擇器23根據(jù)接收到的時(shí)鐘信號(hào)的優(yōu)先級(jí)選擇其中一種為本時(shí)鐘鎖相環(huán)裝置的參考時(shí)鐘；其二多路時(shí)鐘選擇器23連接處理器16，在處理器16的控制下選擇其中一路時(shí)鐘信號(hào)作為本時(shí)鐘鎖相環(huán)裝置的參考時(shí)鐘。
處理器16可以與分頻器連接，用于控制分頻器的工作。并且，還可以通過通訊口將鎖相環(huán)的工作狀態(tài)等鎖相環(huán)裝置的工作情況傳遞至外部監(jiān)測(cè)單元24，使得用戶獲知當(dāng)前鎖相環(huán)的工作狀態(tài)，以便發(fā)出命令至處理器控制其工作狀態(tài)。
在本實(shí)施例中，將時(shí)鐘檢測(cè)單元22、多路時(shí)鐘選擇器23、鑒相器11和分頻器15可以設(shè)置在一邏輯控制電路的內(nèi)部。即將上述單元所實(shí)現(xiàn)的功能集成在一邏輯控制電路中，該邏輯控制電路可以由FPGA、CPLD等可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)。輸出的時(shí)鐘信號(hào)可以直接通過DDS單元輸出，也可以經(jīng)設(shè)置在可編程邏輯器件上的檢測(cè)單元檢測(cè)后輸出(圖中未繪示)。處理器范圍比較廣，可以是通用的CPU(例如Intel公司)，也可以是專用CPU(例如Motorola公司的專用通用處理器)或是單片機(jī)、數(shù)字信號(hào)處理器DSP等，另外，DDS單元可以是DDS專用芯片。
以下就舉個(gè)應(yīng)用例來說明上述裝置及實(shí)現(xiàn)信號(hào)同步的具體步驟。
假設(shè)有兩種外部時(shí)鐘源產(chǎn)生GPS時(shí)鐘信號(hào)的時(shí)鐘源和產(chǎn)生BITS時(shí)鐘信號(hào)的時(shí)鐘源。它們輸入到邏輯控制電路，先由時(shí)鐘檢測(cè)單元22完成時(shí)鐘信號(hào)正常與否的檢測(cè)，再通過多路時(shí)鐘選擇器23選擇其中之一作為本裝置的參考時(shí)鐘，隨后將參考時(shí)鐘輸入到鑒相器11，鑒相器11的另一個(gè)輸入來自DDS單元17經(jīng)分頻器15分頻后的時(shí)鐘信號(hào)，DDS單元17的工作時(shí)鐘由經(jīng)時(shí)鐘檢測(cè)單元22檢測(cè)合格的本地時(shí)鐘源18，然后鑒相器11比較兩者的相位差后將相位差值輸入至處理器16；最后處理器16根據(jù)該相位差值，用來控制DDS單元17的頻率，鎖相環(huán)實(shí)現(xiàn)方法如下(1)將外部時(shí)鐘源和本地時(shí)鐘源的時(shí)鐘輸入到邏輯控制電路的時(shí)鐘檢測(cè)單元22，其中本地時(shí)鐘源的時(shí)鐘由時(shí)鐘檢測(cè)單元22輸入到DDS單元17；(2)由邏輯控制電路的時(shí)鐘檢測(cè)單元22進(jìn)行初步檢測(cè)，判斷它們是否滿足輸入時(shí)鐘源的要求，將滿足要求的時(shí)鐘信號(hào)挑選出來，經(jīng)多路時(shí)鐘選擇器23選擇一時(shí)鐘信號(hào)作為參考時(shí)鐘信號(hào)，供鑒相器11使用，同時(shí)將檢測(cè)結(jié)果上報(bào)處理器16；(3)在收到邏輯控制電路檢測(cè)完時(shí)鐘源信號(hào)正常后，處理器16開始初始化DDS單元17，根據(jù)系統(tǒng)需求設(shè)定輸出時(shí)鐘的中心頻率和牽引范圍，DDS單元輸出相應(yīng)的時(shí)鐘信號(hào)通過邏輯控制電路的分頻器15輸出至鑒相器11，若無外部時(shí)鐘源，處理器16初始化DDS單元時(shí)，采用系統(tǒng)自定義的缺省設(shè)置；(4)由邏輯控制電路中的鑒相器11對(duì)外部時(shí)鐘源和本地時(shí)鐘源的時(shí)鐘進(jìn)行鑒相，并將相位差值通過接口送到處理器16；(5)處理器16將得到的相位差值采用一定的算法進(jìn)行處理，并根據(jù)計(jì)算結(jié)果控制DDS單元17以改變它的頻率；(6)DDS單元17輸出頻率變化后的時(shí)鐘信號(hào)，并傳遞到邏輯控制電路的分頻器15，分頻器15輸出變化后的時(shí)鐘信號(hào)。
本實(shí)施例中公開的外部時(shí)鐘源組21產(chǎn)生若干個(gè)時(shí)鐘信號(hào)，選擇其中之一作為參考時(shí)鐘。若該外部時(shí)鐘組21只產(chǎn)生一個(gè)時(shí)鐘信號(hào)時(shí)，多路時(shí)鐘選擇器23可以省略。
以上公開的僅為本發(fā)明的幾個(gè)具體實(shí)施例，但本發(fā)明并非局限于此，本領(lǐng)域的技術(shù)人員能思之的變化都應(yīng)落在本發(fā)明的保護(hù)范圍，本發(fā)明的保護(hù)范圍應(yīng)以權(quán)利要求書為準(zhǔn)。
權(quán)利要求
1.一種時(shí)鐘鎖相環(huán)裝置，用以實(shí)現(xiàn)輸出的時(shí)鐘頻率與本裝置接收到的參考時(shí)鐘頻率一致，所述裝置包括鑒相器、環(huán)路濾波器、處理器、分頻器，其特征在于，還包括DDS單元和向所述DDS單元提供時(shí)鐘的本地時(shí)鐘源，其中鑒相器分別連接分頻器與環(huán)路濾波器，用于接收DDS單元經(jīng)分頻器分頻后的時(shí)鐘頻率及所述參考時(shí)鐘頻率，并將兩頻率的相位差值發(fā)送至所述環(huán)路濾波器；環(huán)路濾波器分別連接所述DDS單元和處理器，用于在所述處理器的控制下對(duì)獲得的頻率差進(jìn)行濾波處理后輸出至所述DDS單元；DDS單元分別連接所述處理器與分頻器，用于在所述處理器的控制下，根據(jù)所述頻率差調(diào)整輸出的時(shí)鐘頻率，以便所述時(shí)鐘頻率鎖定所述參考時(shí)鐘頻率。
2.如權(quán)利要求1所述的時(shí)鐘鎖相環(huán)裝置，其特征在于，還包括提供一參考時(shí)鐘的外部時(shí)鐘源，連接鑒相器，用以提供參考時(shí)鐘信號(hào)。
3.如權(quán)利要求1所述的時(shí)鐘鎖相環(huán)裝置，其特征在于，還包括外部時(shí)鐘源組，用以提供數(shù)個(gè)時(shí)鐘信號(hào)；多路時(shí)鐘選擇器，設(shè)置在所述外部時(shí)鐘源組與所述鑒相器之間，用以從數(shù)個(gè)時(shí)鐘信號(hào)中選擇其中之一作為參考時(shí)鐘信號(hào)發(fā)送至所述鑒相器。
4.如權(quán)利要求2或3所述的時(shí)鐘鎖相環(huán)裝置，其特征在于，還包括設(shè)置在外部時(shí)鐘源和所述鑒相器之間的時(shí)鐘檢測(cè)單元，用以對(duì)外部時(shí)鐘源產(chǎn)生的時(shí)鐘信號(hào)進(jìn)行檢測(cè)，或設(shè)置在外部時(shí)鐘源組與所述多路時(shí)鐘選擇器之間的時(shí)鐘檢測(cè)單元，用以檢測(cè)外部時(shí)鐘源組產(chǎn)生的各個(gè)時(shí)鐘信號(hào)進(jìn)行檢測(cè)。
5.如權(quán)利要求4所述的時(shí)鐘鎖相環(huán)裝置，其特征在于，所述本地時(shí)鐘源通過時(shí)鐘檢測(cè)單元連接至DDS單元。
6.如權(quán)利要求2或3所述的時(shí)鐘鎖相環(huán)裝置，其特征在于，所述環(huán)路濾波器設(shè)置在處理器的內(nèi)部實(shí)現(xiàn)與處理器的連接。
7.如權(quán)利要求4所述的時(shí)鐘鎖相環(huán)裝置，其特征在于，所述時(shí)鐘檢測(cè)單元、所述多路時(shí)鐘選擇器、鑒相器和分頻器可以設(shè)置在一邏輯控制電路的內(nèi)部。
8.如權(quán)利要求1所述的時(shí)鐘鎖相環(huán)裝置，其特征在于，還包括與處理器連接的外部監(jiān)測(cè)單元，以便于控制DDS的工作。
9.如權(quán)利要求1所述的時(shí)鐘鎖相環(huán)裝置，其特征在于，所述本地時(shí)鐘源包括高穩(wěn)振蕩器。
全文摘要
本發(fā)明公開了一種時(shí)鐘鎖相環(huán)裝置，用以實(shí)現(xiàn)輸出的時(shí)鐘頻率與本裝置接收到的參考時(shí)鐘頻率一致，所述裝置包括鑒相器、環(huán)路濾波器、處理器、分頻器，還包括DDS單元和向所述DDS單元提供時(shí)鐘的本地時(shí)鐘源。其中，分別連接所述處理器與分頻器的DDS單元，用于在所述處理器的控制下，根據(jù)所述頻率差調(diào)整輸出的時(shí)鐘頻率，以便所述時(shí)鐘頻率鎖定所述參考時(shí)鐘頻率。由于DDS單元能夠在處理器的控制下，產(chǎn)生不同的頻率范圍及不同的牽引范圍，使得時(shí)鐘鎖相環(huán)裝置適用的應(yīng)用領(lǐng)域廣，具有較好的通用性。
文檔編號(hào)H03L7/06GK1770634SQ20041008635
公開日2006年5月10日 申請(qǐng)日期2004年10月26日 優(yōu)先權(quán)日2004年10月26日
發(fā)明者劉飚, 何宇東 申請(qǐng)人:大唐移動(dòng)通信設(shè)備有限公司