專利名稱：具有fet器件的快速級聯(lián)ab類輸出級的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高壓和高功率輸出電路，特別涉及用于AB類MOS輸出級的一種改進的級聯(lián)結(jié)構(gòu)。
高壓和高功率輸出電路可以用雙極型輸出級或MOS結(jié)構(gòu)實現(xiàn)。一種使用MOS結(jié)構(gòu)的典型AB類輸出級如

圖1所示。
通常，輸出級的設(shè)計與幾個重要的參數(shù)有關(guān)。為提供精確的無噪聲的輸出信號，交叉失真應(yīng)減至最小。另外期望的是，減小輸出級的靜態(tài)功耗。
多年來，開發(fā)了多種級聯(lián)AB類結(jié)構(gòu)。關(guān)于大量可用的此類結(jié)構(gòu)，每種都有其優(yōu)點和/或缺點。下面討論幾種現(xiàn)有技術(shù)的實例。
圖1示出了一種使用雙極型晶體管和多個二極管的級聯(lián)AB類緩沖器。很明顯，存在四個靜態(tài)電流通路201-204，導(dǎo)致功耗增加。如上所述，功耗的最小化是AB類輸出級的一個目標(biāo)。所以，圖1的配置不是最優(yōu)的。
圖2示出了具有采用FET技術(shù)的偏置電阻器的C類達林頓輸出級。因為具有較少的電流通路，圖2的配置看上去比圖1的配置消耗較少的功率。然而，應(yīng)當(dāng)指出，在圖2的配置中，通過偏置電阻器R1和R2，晶體管M3和M4有負載。對于純?nèi)菪载撦d，晶體管M3和M4必須選擇合適的尺寸以防止減慢電路速度。通常，這意味著使用較大尺寸的晶體管，這樣就會產(chǎn)生超出所需要的更多的功耗。因此，雖然更大晶體管可以彌補電流通路的減少，但仍然產(chǎn)生高功耗的器件。
除了上述功耗問題之外，輸出級的另一個問題是交叉失真。一種眾所周知的減小交叉失真的現(xiàn)有技術(shù)是，使用反饋回路來減小這種失真。然而，使用這種反饋回路同樣會導(dǎo)致額外的功耗。
鑒于上面所述，在本領(lǐng)域中存在這樣一個需求，即需要一種改進的電路來將AB類輸出級所需的電流以及功耗最小化，同時消除交叉失真。
根據(jù)本發(fā)明，克服了現(xiàn)有技術(shù)的上述和其它問題。本發(fā)明包括具有級聯(lián)輸出級(使用三組FET器件)的電路。在這三組FET器件中，在一優(yōu)選實施方案中，第一組包括4個FET，第二組包括不同的4個FET，第三組包括2個FET。第二組中的兩個晶體管和第三組中的兩個晶體管包括一個AB類級，第二組的剩余兩個晶體管和第一組的所有4個晶體管包括第二AB類級。這兩個級采用這種方式級聯(lián)，即該級聯(lián)方式減小了晶體管的所需尺寸同時消除了交叉失真。這種配置不需要反饋回路就避免了交叉失真，因而省略了所需的額外部件(否則這些部件是需要的)，并且還將功耗最小化。
該電路的優(yōu)點還在于，在甚至允許使用較小尺寸的晶體管來驅(qū)動相對高容性的輸出負載的同時，使電流通路最少，因而使功耗最小。
通過下面的詳細描述和附圖，本發(fā)明的進一步優(yōu)勢將顯而易見。
圖1示出了一種實例性現(xiàn)有技術(shù)配置；圖2示出了另一現(xiàn)有技術(shù)配置，它具有功耗相對高的缺點；和圖3示出了使用十個FET器件的本發(fā)明實例性的實施方案。
圖3示出了使用十個FET器件的本發(fā)明實例性的實施方案。需要理解的是，這些具體使用的晶體管并不是本發(fā)明的關(guān)鍵所在，同樣可以使用其它類型的有源器件。
圖3的實例性實施方案包括與輸入電源相連的4個FET器件601-604。如圖所示，F(xiàn)ET601的源極和FET605的柵極相連，同樣，F(xiàn)ET604的漏極和FET608的柵極相連。FET608，605，和601-604組成一個AB類輸出電路的單級等效電路。剩余的FET606，607，609和610組成第二輸出級。這兩個輸出級在FET605和606間的結(jié)點處相連，并且還與FET607和608間的結(jié)點相連。
通過如圖所示的共用電源來驅(qū)動FET606，607，609和610的柵極，上述四個晶體管充當(dāng)一個單輸出級。而且，F(xiàn)ET605和608各自的柵極分別連接FET601和604的柵極，F(xiàn)ET605和608是第一級的一部分。
還要注意的是，在第一級中，F(xiàn)ET605，601和602的柵極相連但是其他FET的柵極共同相連到第二點。然而在第二級中，所有晶體管的柵極都相連到一個單獨的共同點。總之，所示的十個晶體管，六個組成第一AB類輸出級，剩余的四個以級聯(lián)的方式連接組成第二輸出級。
在工作時，功率從電源600經(jīng)串聯(lián)的FET器件601-604提供到系統(tǒng)。在所示的615點提供將被放大的信號。然后信號經(jīng)過連續(xù)的(多個)AB級放大，并且在點616輸出。
特別是，不像圖3C所示的現(xiàn)有技術(shù)的配置，不能通過偏置電阻器見到FET605和608的輸出，這是因為圖3中連接305在圖4中并不存在。因此，圖4的配置在具有相同響應(yīng)時間的現(xiàn)有技術(shù)的配置或電路中允許使用更小的晶體管。使用這些更小的晶體管提供了降低的輸入電容和較低的延遲。
另外，該電路不產(chǎn)生顯著的交叉失真，因此消除了大多數(shù)應(yīng)用中所需要的反饋回路。因而這種工作模式減小了功耗。同樣應(yīng)當(dāng)注意的是，該系統(tǒng)最多具有三個電流通路，不像一些現(xiàn)有技術(shù)配置包括至少四個這樣的通路。
應(yīng)當(dāng)理解的是，上面描述的只是優(yōu)選的實施方案，并且僅僅是用于實例的目的。本發(fā)明并不局限于這里描述的實施方案，還可以使用其它類型的有源器件。這些器件可以通過電壓源或者電流源來供電。
權(quán)利要求
1.一種至少包括第一輸出級(601-605，608)和第二輸出級(606-607，609-610)的裝置，所述第一輸出級包括多個具有柵極的FET器件(601-605，608)，所述多個FET器件被分成第一和第二子集，所述第一子集中的FET器件(601，605)其柵極連接到第一公共點，所述第二子集中的FET器件(604，608)其柵極連接到第二公共點(615)，所述第二級中的所有FET器件(606，607，609，610)其柵極連接到一單獨公共點。
2.根據(jù)權(quán)利要求1所述的裝置，其中所述第一級比所述第二級包含更多的FET器件。
3.根據(jù)權(quán)利要求2所述的裝置，還包括供電的電壓源(601)。
4.根據(jù)權(quán)利要求2所述的裝置，還包括供電的電流源(600)。
5.根據(jù)權(quán)利要求4所述的裝置，其中所述電路是由電壓輸入(615)驅(qū)動。
6.一種通過級聯(lián)輸出級放大信號的方法，該方法包括以下步驟連接第一組多個FET以形成第一輸出級(601-605，608)，連接第二組FET以形成第二輸出級(606，607，609，610)，在至少兩個點處將所述第一輸出級連接到所述第二輸出級，并且將所述第二組FET的所有柵極連接到一個公共點。
7.根據(jù)權(quán)利要求6所述的方法，其中所述第一組FET(601-605，608)的所有柵極并不連接到一個公共點。
8.根據(jù)權(quán)利要求7所述的方法，其中所述第一組的所述柵極被分成兩個子集，并且還包括將每個所述子集中的所有柵極連接到各自的公共點。
9.根據(jù)權(quán)利要求8所述的方法，其中所述第一組比所述第二組包含更多的FET
10.根據(jù)權(quán)利要求9所述的方法，其中還包括將所述第一組的至少兩個FET(601，602)的源板與柵極相連。
11.根據(jù)權(quán)利要求10所述的方法，還包括將所述第二組的至少兩個所述FET(606，607)的柵極與漏極相連。
12.根據(jù)權(quán)利要求11所述的方法，還包括將所述第一組的至少兩個FET(603，604)的柵極與漏極相連。
全文摘要
一組AB類輸出級通過級聯(lián)形成一種AB類器件電路，該電路使用相對小尺寸的晶體管，具有低的功耗，基本消除交叉失真。電路的輸入可由電壓或電流源供電。
文檔編號H03F3/30GK1656673SQ03812008
公開日2005年8月17日 申請日期2003年4月28日 優(yōu)先權(quán)日2002年5月28日
發(fā)明者A·戈維 申請人:皇家飛利浦電子股份有限公司