專利名稱：多電源電路保護(hù)裝置和方法
背景技術(shù)：
1.發(fā)明領(lǐng)域本發(fā)明涉及電路保護(hù)，更具體地說，涉及當(dāng)使用多于一個(gè)電源時(shí)的電路保護(hù)。雖然不限于此，但本發(fā)明是在2001年9月17日提交的、Owen Hynes等人的序列號為09/954,251題目為“High Voltage CMOSOutput Driver in Low Voltage Process”的先前共同未決的申請的改進(jìn)，所述申請轉(zhuǎn)讓給本發(fā)明的受讓人，并作為參考包括在本文中。
2.先前發(fā)明的說明在上述共同未決申請中，說明了一種電路，它利用兩個(gè)電壓源向輸出電路中的CMOS晶體管供電，輸出電路可以跟隨較高電平的輸入電壓。更具體地說，所述發(fā)明提供了以低壓半導(dǎo)體工藝實(shí)現(xiàn)的高壓輸出緩沖器，使低壓半導(dǎo)體能與高壓電路配合。緩沖器使用電平轉(zhuǎn)換器來改變例如在Vss(例如，地或0伏)以及中間源電壓Vdd(例如，3.3伏)之間變化的輸入電壓，并將其轉(zhuǎn)換為在參考電壓Vref(例如大約1.66伏)和高壓Vdd2(例如約5伏)之間變化的中間信號。緩沖器還利用一個(gè)輸出電路，所述輸出電路將中間信號改變最終信號，所述最終信號在Vss和Vdd2(0到5伏)之間變化。在優(yōu)選實(shí)施例中，第一電源Vdd2提供5伏信號，第二電源Vdd提供3.3伏信號。參考電壓Vref由高壓源導(dǎo)出，所以它們同時(shí)加電，Vref約為Vdd2的1/3。輸出電路包括第一P型晶體管，其第一端子連接到高壓源Vdd2(5伏)而第二端子連接到第二P型晶體管的第一端子。第二P型晶體管的第二端子連接到第一N型晶體管的第一端子和電路的最終輸出線。第一N型晶體管的第二端子連接到第二N型晶體管的第一端子，第二N型晶體管的第二端子接地。這樣，四個(gè)晶體管串聯(lián)在高壓源Vdd2(5伏)和地之間。第一P型晶體管的柵極連接到電平轉(zhuǎn)換器，以便接收在Vref(1.66伏)與閾值電壓之和到Vdd2(5伏)之間變化的電壓。第二N型晶體管的柵極連接到電平轉(zhuǎn)換器，以便接收電平轉(zhuǎn)換器輸入的反量(inverse)，即，在地電位和Vdd(3.3伏)之間變化的信號。
為保護(hù)輸出電路的晶體管不會在它們的端子接收超過Vdd(3.3伏)的電壓，將第二P型晶體管的柵極連接到Vref(1.66伏)，第一N型晶體管的柵極連接到Vdd(3.3伏)。由柵極電壓(Vref和Vdd)提供的偏壓，通過確保高電壓降在第二P型晶體管和第一N型晶體管之間分擔(dān)，而避免了將全電壓(Vdd2(5伏)到Vss(地或0伏))加到任一晶體管的任何兩個(gè)端子上。閱讀上述共同未決的申請可以得到更全面的說明。
但當(dāng)電路加電或當(dāng)Vdd電源失效時(shí)可能會發(fā)生問題。例如，如果5伏電源Vdd2首先加電，并在3.3伏電源加電之前加到四個(gè)串聯(lián)的晶體管上，過高的電壓就會加到輸出電路中的晶體管上，使其損壞。同理，如果Vdd在電源失效時(shí)降到零而Vdd2仍處于高電壓，過高的電壓就會加到輸出電路中的晶體管上。
應(yīng)理解，P型和N型CMOS晶體管在本文中可分別稱為PMOS和NMOS晶體管。而且，CMOS晶體管通常具有“源極”，“漏極”，“柵極”和“體”端子。在PMOS晶體管中，體端子通常連接到“源極”和“漏極”中較高電位的一個(gè)，而在NMOS晶體管中，體端子通常連接到“源極”和“漏極”中較低電位的一個(gè)。而且，根據(jù)在各種配置中晶體管的連接，“源極”和“漏極”端子有時(shí)可改名。在本發(fā)明中，用“源極”和“漏極”來標(biāo)識一個(gè)特定的端子可能很令人混淆，所以這兩個(gè)端子就只稱為第一和第二端子。這樣，以下只提出CMOS晶體管(包括PMOS和NMOS)具有第一，第二(可以是漏極或源極)和柵極端子，體端子連接到第一或第二端子。
發(fā)明概述本發(fā)明是在上述共同未決申請上的改進(jìn)，即在Vref和第一N型晶體管之間提供保護(hù)電路，以便將Vdd或Vref中的較大者加到輸出電路中第一N型晶體管的柵極上。這樣在最壞的情況下，如果Vdd為0伏，而Vref和Vdd2都在正常值(分別為1.66V和5V)，例如在Vref和Vdd2都已結(jié)束啟動且Vdd剛開始啟動時(shí)，或當(dāng)Vdd失效時(shí)，第一N型晶體管的柵極連接到Vref(1.66V)，柵極/第一端子上的電壓為3.33V(5V-1.66V)，而柵極/第二端子上的電壓為1.66V(1.66V-0V)。隨著Vdd2增加，它超過了Vref的值，此后，Vdd電壓加到第一N型晶體管的柵極上，當(dāng)Vdd達(dá)到其正常值時(shí)，柵極/第一端子上的電壓從3.33V下降到1.66V(5V-3.33V)，而柵極/第二端子上的電壓將增加到3.33V(3.33V-0V)。所以在任何情況下，柵極/任一端子上的電壓都不會大于3.33V。
附圖簡要說明

圖1示出上述共同未決申請的緩沖器的輸出級。
圖2是說明電源Vdd和Vdd2如何在不同時(shí)間加電的曲線圖。
圖3是本發(fā)明優(yōu)選實(shí)施例的示意圖。
優(yōu)選實(shí)施例的詳細(xì)說明圖1是從上述申請的圖2中取出的輸出電路的示意圖，為了簡化與本申請進(jìn)行比較，仍保持原申請中的標(biāo)號，但都減掉了200。
圖1和上述共同未決申請中的輸出電路基本相同，圖中示出四個(gè)晶體管12，13，14和15，它們串聯(lián)在高壓源Vdd2(比如5V)和低壓源Vss(比如0V或地)之間。晶體管12是PMOS晶體管，在其柵極上接收信號，此信號在低中間電壓(Vref(比如1.66V)加PMOS閾值電壓Vtp(約0.85V))到Vdd2之間變化，與上述共同未決申請中的情況相同。晶體管13是NMOS晶體管，在其柵極上接收信號，此信號在Vss和高中間電壓Vdd(比如3.3V)之間變化，與上述共同未決申請中的情況相同。NMOS晶體管13的第一端子連接到Vss，晶體管13的第二端子連接到NMOS晶體管14的第一端子，NMOS晶體管14的柵極連接到Vdd而其第二端子連接到輸出端子16，旨在產(chǎn)生在Vss和Vdd2之間變化的信號。晶體管15是PMOS晶體管，其柵極連接到Vref，其第一端子連接到輸出端子16，其第二端子連接到PMOS晶體管12的第一端子，晶體管12的第二端子連接到Vdd2。雖未示出，但PMOS晶體管的體連線都連接到第一或第二端子中電壓較高的那個(gè)端子，而NMOS晶體管的體連線都連接到第一或第二端子中電壓較低的那個(gè)端子。研究上述申請就很清楚，在正常工作時(shí)，沒有任何一個(gè)晶體管在其任意兩個(gè)端子之間會有大于3.3V的電壓。
但是，當(dāng)系統(tǒng)剛剛開始工作，即在“加電”情況下，Vdd2和Vdd可能在不同時(shí)間啟動，于是，在Vdd顯著增加之前Vdd2可能增加到其全電位。在此情況下，大電壓(即超過3.3V)就可能會加到晶體管14的柵極和第一及第二端子上。這種情況從圖2的曲線可以看出。
圖2是啟動或“加電”情況的近似表示并示出電壓與時(shí)間的關(guān)系圖。可以看出，Vdd2在時(shí)間T0開始加電，沿線30增加，在時(shí)間T1到達(dá)其全電位(5V)。Vref系由Vdd2導(dǎo)出，也在時(shí)間T0或緊隨其后開始加電，沿線34增加，也在大約時(shí)間T1到達(dá)其全電位(1.66V)。Vdd示為在時(shí)間T2開始加電，T2在T0之后，例如圖中示為緊隨T1之后，雖然也可在T1之前。不論何種情況，Vdd示出沿線36增加，在結(jié)點(diǎn)38與線34交叉，然后繼續(xù)增加，直到時(shí)間T3達(dá)其全電位(3.3V)。此時(shí)，由于當(dāng)Vdd2已全部加電時(shí)Vdd仍很低或?yàn)?，且PMOS晶體管12和15均已“接通”，于是在NMOS晶體管14的柵極和上部端子之間就可能有全5V電壓。此電壓會使晶體管14損壞，本發(fā)明的工作就是要防止這種情況，由圖3可知。
圖3中，晶體管鏈12，13，14，和15和圖1相同，標(biāo)號也相同。但在圖3中NMOS晶體管14的柵極不直接連接到Vdd，而是連接到結(jié)點(diǎn)40。PMOS晶體管44的端子連接在Vdd和結(jié)點(diǎn)40之間，其柵極連接到Vref。另一PMOS晶體管48的端子連接在Vref和結(jié)點(diǎn)40之間，其柵極連接到Vdd。雖未示出，但晶體管44和48的體連線都連接到結(jié)點(diǎn)40，因?yàn)樗偸翘幱诰w管端子上較高的電壓。現(xiàn)在，如果Vdd是低或0伏(例如像圖2中啟動時(shí))，當(dāng)Vdd2增加到其高位或5V時(shí)，Vref也增加到其高位或1.66V。這時(shí)，晶體管48“接通”(由于其柵極為Vdd，低于其處于Vref的第一端子)，而晶體管44“斷開”(由于其柵極為Vref，高于其處于Vdd的第一端子)。于是，加到結(jié)點(diǎn)40的電壓就會跟隨Verf(通過“接通”的晶體管48從其第一端子到其第二端子)。這在圖2由虛線60A表示，虛線60A代表圖3中結(jié)點(diǎn)40的電壓，從低值(0V)增加到Vref的最終值(1.66V)。
在時(shí)間T2，Vdd開始沿線36增加，但晶體管48持續(xù)“接通”，晶體管44持續(xù)“斷開”，所以結(jié)點(diǎn)40的電壓繼續(xù)跟隨虛線60A。此情況一直繼續(xù)直到Vdd增加到低于Vref一個(gè)閾值(約0.85V)的點(diǎn)，此時(shí)晶體管48“斷開”(因其柵極為Vdd，已不再低于其處于Vref的第一端子)。當(dāng)電壓Vdd增加到高于Vref一個(gè)閾值(約0.85V)的點(diǎn)，圖3中的晶體管44“接通”(因其柵極為Vref，已不再高于其處于Vdd的第一端子)，此時(shí)加到結(jié)點(diǎn)40的電壓就會跟隨Vdd(通過“接通”的晶體管44從其第一端子到其第二端子)。這在圖2由虛線60B表示，虛線60B繼續(xù)從點(diǎn)38處虛線60A的末端上升到Vdd的全電壓(3.3V)。這樣，晶體管14就得到了保護(hù)，因?yàn)樵诩与姇r(shí)加到其柵極上的電壓總是Vref(最大到1.66V)或是Vdd(最大到3.3V)。
由此可見本發(fā)明已提供在加電情況下用于晶體管14的保護(hù)電路。但應(yīng)理解，本發(fā)明不限于結(jié)合優(yōu)選實(shí)施例所說明的使用在低壓過程中的高壓CMOS輸出驅(qū)動器。實(shí)際上，本發(fā)明可用于將兩個(gè)或多個(gè)電源連接到電路中以及在加較低電壓前不希望將較高電壓加到某些元件上的任何應(yīng)用。例如電平移位器電路或耐高壓輸入-輸出電路。應(yīng)理解，用CMOS晶體管來說明本發(fā)明并不是有限制意義，其它電子開關(guān)器件也可使用。當(dāng)然，所用的具體電壓也只是實(shí)例，顯然其它電壓大小也可使用。
所以，不希望把本發(fā)明限于結(jié)合優(yōu)選實(shí)施例所作的具體表述。本發(fā)明僅受權(quán)利要求書及其全部范圍和等效物的限制。
權(quán)利要求
1.一種電路，它包括可在第一數(shù)值和第二數(shù)值之間變化的第一電壓源；可在第一數(shù)值和第三數(shù)值之間變化的第二電壓源；以及結(jié)點(diǎn)，所述結(jié)點(diǎn)連接到所述第一電壓源和所述第二電壓源中數(shù)值較大者，所述電路包括第一電子開關(guān)器件，其第一端子連接到所述結(jié)點(diǎn)，其第二端子連接到所述第二電壓源，而其第三端子連接到所述第一電壓源；第二電子開關(guān)器件，其第一端子連接到所述結(jié)點(diǎn)，其第二端子連接到所述第一電壓源，而其第三端子連接到所述第二電壓源，所述第一和第二電子開關(guān)器件這樣工作，使得當(dāng)所述第一電壓源大于所述第二電壓源時(shí)，所述第二電子開關(guān)器件“斷開”，所述第一電子開關(guān)器件“接通”，以將所述第一電壓源連接到所述結(jié)點(diǎn)，而當(dāng)所述第二電壓源大于所述第一電壓源時(shí)，所述第一電子開關(guān)器件“斷開”，所述第二電子開關(guān)器件“接通”，以將所述第二電壓源連接到所述結(jié)點(diǎn)。
2.如權(quán)利要求1所述的裝置，其特征在于所述第一和第二電子開關(guān)器件是互補(bǔ)金屬氧化物半導(dǎo)體晶體管，其第三端子是柵極端子。
3.如權(quán)利要求2所述的裝置，其特征在于還包括具有第一、第二和柵極端子的第三互補(bǔ)金屬氧化物半導(dǎo)體晶體管，其中所述第三晶體管的所述第一端子連接到第三電壓源，所述第三晶體管的所述第二端子連接到第四電壓源，而所述第三晶體管的所述柵極端子連接到所述結(jié)點(diǎn)，所述第一和第二晶體管可以通過確保所述第三晶體管的所述柵極端子接收所述第一和第二電壓中的較高者而防止將破壞性電壓加到所述第三晶體管上。
4.如權(quán)利要求3所述的裝置，其特征在于還包括具有第一、第二和柵極端子的第四互補(bǔ)金屬氧化物半導(dǎo)體晶體管，其中所述第四晶體管的所述第一端子連接到所述第三晶體管的所述第二端子，所述第四晶體管的所述第二端子連接到所述第四電壓源，而所述第四晶體管的所述柵極端子連接到所述第一電壓源。
5.如權(quán)利要求4所述的裝置，其特征在于還包括具有第一、第二和柵極端子的第五互補(bǔ)金屬氧化物半導(dǎo)體晶體管和具有第一、第二和柵極端子的第六互補(bǔ)金屬氧化物半導(dǎo)體晶體管，所述第五晶體管的第一端子連接到所述第三電壓源而其第二端子連接到所述第三晶體管的所述第一端子，所述第六晶體管的第一端子連接到所述第四晶體管的所述第二端子而其第二端子連接到所述第四電壓源。
6.如權(quán)利要求5所述的裝置，其特征在于所述第一電壓源的電壓通常在所述第三電壓源的電壓和所述第四電壓源的電壓之間，而所述第二電壓源的電壓通常在所述第一電壓源的電壓和所述第四電壓源的電壓之間。
7.如權(quán)利要求6所述的裝置，其特征在于所述第一、第二、第四和第六晶體管是P溝道金屬氧化物半導(dǎo)體晶體管，而所述第三和第五晶體管是N溝道金屬氧化物半導(dǎo)體晶體管。
8.如權(quán)利要求3所述的裝置，其特征在于啟動后，所述第一和第四電壓在時(shí)間T0附近從所述第三電壓上升，到時(shí)間T1附近到達(dá)其各自的正常值，所述第二電壓在T0后的時(shí)間T2從所述第三電壓上升，在時(shí)間T3到達(dá)其正常值，而所述第一和第二晶體管確保在時(shí)間T0和T3之間所述第三晶體管的所述柵極接收所述第一和第三電壓中較高者。
9.如權(quán)利要求7所述的裝置，其特征在于啟動后，所述第一和第四電壓在時(shí)間T0附近從所述第三電壓上升，到時(shí)間T1附近到達(dá)其各自的正常電壓，所述第二電壓在T0后的時(shí)間T2從所述第三電壓上升，在時(shí)間T3到達(dá)其正常值，而所述第一和第二晶體管確保在時(shí)間T0和T3之間所述第三晶體管的所述柵極接收所述第一和第三電壓中較高者。
10.一種電路，它包括具有第一、第二和柵極端子的第一互補(bǔ)金屬氧化物半導(dǎo)體晶體管，所述第一晶體管的所述第一端子連接到第一電壓，所述第一晶體管的所述柵極端子連接到第二電壓，所述電路包括具有第一、第二和柵極端子的第二互補(bǔ)金屬氧化物半導(dǎo)體晶體管，所述第二晶體管的所述第二端子連接到所述第一晶體管的所述第一端子，所述第二晶體管的所述第一端子連接到第三電壓，在所述電路中過壓保護(hù)電路包括具有第一、第二和柵極端子的第三互補(bǔ)金屬氧化物半導(dǎo)體晶體管，所述第三晶體管的所述第一端子連接到所述第二晶體管的所述柵極，所述第三晶體管的所述第二端子連接到第四電壓，所述第三晶體管的所述柵極端子連接到第二電壓；具有第一、第二和柵極端子的第四互補(bǔ)金屬氧化物半導(dǎo)體晶體管，所述第四晶體管的所述第一端子連接到所述第二晶體管的所述柵極，所述第四晶體管的所述第二端子連接到第二電壓，所述第四晶體管的所述柵極端子連接到所述第四電壓，所述第一電壓通常大于所述第四電壓，所述第四電壓通常大于所述第二電壓，所述第二電壓通常大于所述第三電壓。
11.如權(quán)利要求10所述的裝置，其特征在于還包括具有第一、第二和柵極端子的第五互補(bǔ)金屬氧化物半導(dǎo)體晶體管，所述第五晶體管的所述第一端子連接到所述第一晶體管的所述第二端子，所述第五晶體管的所述第二端子連接到第一電壓；以及具有第一、第二和柵極端子的第六互補(bǔ)金屬氧化物半導(dǎo)體晶體管，所述第六晶體管的所述第一端子連接到所述第三電壓，所述第六晶體管的所述第二端子連接到所述第二晶體管的所述第一端子。
12.如權(quán)利要求11所述的裝置，其特征在于所述第一，第三，第四和第五晶體管是P溝道金屬氧化物半導(dǎo)體晶體管，所述第二和第六晶體管是N溝道金屬氧化物半導(dǎo)體晶體管。
13.如權(quán)利要求12所述的裝置，其特征在于啟動后，所述第一電壓在時(shí)間T0到T1從所述第三電壓增加到所述第一電壓，所述第二電壓在基本上相同的時(shí)間T0到T1從所述第三電壓增加到所述第二電壓，所述第三電壓不變，所述第四電壓在時(shí)間T2到T3從所述第三電壓增加到所述第四電壓，其中T2在T0之后，所述第三和第四晶體管起以下作用將所述第二和第四電壓中較高者加到所述第二晶體管的所述柵極上，以避免加上過高電壓。
14.如權(quán)利要求13所述的裝置，其特征在于還包括輸出端子，所述輸出端子連接到所述第二晶體管的所述第二端子，從而所述輸出端子上的電壓在所述第一和所述第三電壓之間變化。
15.一種電路，它包括第一電壓源、具有小于所述第一電壓的第二電壓的第二電壓源、具有小于所述第二電壓的第三電壓的第三電壓源和具有小于所述第三電壓的第四電壓的第四電壓源，所述電路還使用第一、第二、第三和第四輸出互補(bǔ)金屬氧化物半導(dǎo)體晶體管，每個(gè)晶體管都具有第一、第二和柵極端子，四個(gè)晶體管相互串聯(lián)，所述第一晶體管的所述第一端子連接到所述第四電壓源，所述第二晶體管的所述第一端子連接到所述第一晶體管的所述第二端子，所述第三晶體管對的所述第一端子連接到所述第二晶體管的所述第二端子，所述第四晶體管的所述第一端子連接到所述第四晶體管的所述第二端子以及所述第四晶體管的所述第二端子連接到所述第一電壓源，所述電路還具有輸出端子，所述輸出端子連接到所述第二晶體管的所述第二端子，所述電路在所述第一晶體管的所述柵極接收第一輸入信號，該信號在所述第四電壓和所述第二電壓之間變化，并且所述電路在所述第四晶體管的所述柵極接收第二輸入信號，該信號在比所述第三電壓高的電壓和所述第一電壓之間變化，所述電路可以在所述輸出端子上產(chǎn)生輸出信號，所述輸出信號在所述第四電壓和所述第一電壓之間變化，所述改進(jìn)包括各自具有第一、第二和柵極端子的第五和第六互補(bǔ)金屬氧化物半導(dǎo)體晶體管；將所述第五晶體管的所述第一端子和所述第六晶體管的所述第一端子連接到所述第二晶體管的所述柵極的裝置；將所述第三晶體管的所述柵極、所述第五晶體管的所述柵極以及所述第六晶體管的所述第二端子連接到所述第三電壓源的裝置；以及將所述第五晶體管的所述第二端子和所述第六晶體管的所述柵極連接到所述第二電壓源的裝置。
16.如權(quán)利要求15所述的電路，其特征在于所述第一和第二晶體管是N溝道金屬氧化物半導(dǎo)體晶體管，而所述第三、第四、第五和第六晶體管是P溝道金屬氧化物半導(dǎo)體晶體管。
17.如權(quán)利要求16所述的電路，其特征在于所述第一電壓是高電壓，所述第四電壓是低電壓，所述第二電壓約為所述高電壓的三分之一，而所述第四電壓約為所述高電壓的三分之二。
18.一種保護(hù)互補(bǔ)金屬氧化物半導(dǎo)體晶體管的方法，所述晶體管的第一端子可以連接到高電壓，其第二端子可以連接到低電壓，其柵極通常連接成接收所需電壓但在啟動時(shí)所述柵極可以接收在所述低電壓和所述所需電壓之間的電壓從而產(chǎn)生過高的柵極-第一端子電壓，所述方法包括A.提供參考電壓源，所述參考電壓源具有不會產(chǎn)生過高的柵極-第一端子電壓的電壓值；以及B.將所述晶體管的柵極端子連接到所述參考電壓源和所需電壓源中較高者。
19.如權(quán)利要求18所述的方法，其特征在于所述參考電壓約為所述高電壓的三分之一，所述所需電壓約為所述高電壓的三分之二。
20.如權(quán)利要求19所述的方法，其特征在于所述步驟B包括B1.檢測所述參考電壓源和所需電壓源的電壓中的較高者；以及B2.當(dāng)所述參考電壓源低于所述所需電壓源時(shí)，從所述參考電壓源轉(zhuǎn)換到所述所需電壓源。
全文摘要
通過提供在高電壓已加電而低電壓尚未加電時(shí)施加中間電壓直到低電壓已加電為止的電路，來保護(hù)電路不受在不同時(shí)間加電的高電壓源和低電壓源所施加電壓的影響。
文檔編號H03K19/003GK1647380SQ03807966
公開日2005年7月27日 申請日期2003年2月10日 優(yōu)先權(quán)日2002年2月11日
發(fā)明者O·J·海因斯 申請人:霍尼韋爾國際公司