專利名稱：在高速非標(biāo)準(zhǔn)fet電路中進(jìn)行系統(tǒng)化調(diào)整的方法和系統(tǒng)的制作方法
背景技術(shù)：
(002)本發(fā)明通常涉及數(shù)據(jù)通信領(lǐng)域。更詳細(xì)地，本發(fā)明涉及一種用不標(biāo)準(zhǔn)工藝過程制造的一個(gè)新系列的場(chǎng)效應(yīng)晶體管(FET)集成電路(IC)的通用設(shè)計(jì)方法論。因此，它的直接應(yīng)用包括各種子系統(tǒng)和系統(tǒng)功能比如數(shù)據(jù)通信的光開關(guān)IC中的主從D型雙穩(wěn)態(tài)多諧振蕩器(MS-DFF)、除法器、Bang Bang相位檢測(cè)器(BBPD)、頻率檢測(cè)(FD)、相位和頻率檢測(cè)(PFD)、壓控振蕩器(VCO)和鎖相環(huán)(PLL)。
(003)由于光纖的高帶寬以及由于它抗電磁干擾而引起的優(yōu)良信號(hào)質(zhì)量，光纖現(xiàn)在已經(jīng)使用于話音和數(shù)據(jù)通信中一段時(shí)間了。來自通過光纖的一個(gè)已調(diào)制單一模式激光光束中的固有光數(shù)據(jù)速率被盼望好過1000Gbit/sec?？墒牵_(dá)不到一個(gè)完全的光通信系統(tǒng)，光纖光通信系統(tǒng)的實(shí)際可實(shí)現(xiàn)帶寬已受到光和電領(lǐng)域以及相關(guān)電子設(shè)備硬件之間的信號(hào)轉(zhuǎn)換的需要所限制。雖然具有中等速度性能的標(biāo)準(zhǔn)工業(yè)CMOS(Complementary Metal Oxide Semiconductor互補(bǔ)金屬氧化物半導(dǎo)體)ICs的使用由于它們低制造成本、低工作功率消耗、低電源電壓需求以及還算好的電路密度的優(yōu)點(diǎn)而已經(jīng)移到用于光通信系統(tǒng)的電子設(shè)備硬件中，但是用不標(biāo)準(zhǔn)工藝過程制造的FETs仍然將被使用于各種安置或者用于各種至今無法預(yù)料的未來應(yīng)用。例如，用不標(biāo)準(zhǔn)CMOS過程制造的一個(gè)IC，稱為絕緣體上的CMOS硅柵(CMOSSOI)，具有諸如藍(lán)寶石之類的一個(gè)絕緣襯底，雖然十分昂貴，但是有處理很低寄生電容的唯一優(yōu)點(diǎn)，因此工作速度的潛力甚至比用標(biāo)準(zhǔn)工藝過程制造的一個(gè)雙極IC的更高。
(004)盡管這些不標(biāo)準(zhǔn)的FET ICs的潛力接近在此類超級(jí)高速應(yīng)用的實(shí)際電路中它們的基礎(chǔ)速度性能，但是一種平衡系統(tǒng)設(shè)計(jì)方法論必須被開發(fā)。

發(fā)明內(nèi)容
(005)本發(fā)明是針對(duì)一種利用不標(biāo)準(zhǔn)工藝過程制造的新系列的FET ICs以及一種相應(yīng)的通用設(shè)計(jì)方法論。
(006)本發(fā)明中的第一目的是提供利用具有信號(hào)脈動(dòng)(ripple)總值減少的不標(biāo)準(zhǔn)工藝過程制造的一系列FET集成電路的一種通用設(shè)計(jì)方法論，在達(dá)到各自邏輯信號(hào)電平之后跟隨一個(gè)開關(guān)操作。
(007)在下列說明中在本發(fā)明的運(yùn)用中獲得其他目的和先前的目的，并且導(dǎo)致附圖中說明的實(shí)施例。


(008)在參考以下優(yōu)選方案的描述之后，本發(fā)明將更容易理解，本發(fā)明的目的也將更明確。為了便于理解，將參考附圖進(jìn)行詳細(xì)描述。在此圖1示出了具有當(dāng)前模式切換的除2除法器的一個(gè)典型電路結(jié)構(gòu)；圖2a示出了如圖1所示的除2除法器的邏輯功能塊表示；圖2B是使用圖1中除2除法器的一個(gè)典型除16除法器的邏輯功能方框圖；圖2C和圖2D分別地說明了用于圖2B的除16除法器設(shè)備的一個(gè)標(biāo)準(zhǔn)CMOS晶體管結(jié)構(gòu)和一個(gè)不標(biāo)準(zhǔn)的CMOS晶體管結(jié)構(gòu)。
圖2E和圖2F分別地說明了用于圖2B的除16除法器設(shè)備的一個(gè)標(biāo)準(zhǔn)CMOS晶體管結(jié)構(gòu)和一個(gè)不標(biāo)準(zhǔn)的CMOS晶體管結(jié)構(gòu)的電容模型。
圖3A把在一個(gè)典型實(shí)踐和圖2B中的除16除法器的除2除法器的第一構(gòu)件塊的本發(fā)明之間的輸出信號(hào)脈動(dòng)進(jìn)行比較；圖3B把在一個(gè)典型實(shí)踐和圖2B中的除16除法器的除2除法器的第二構(gòu)件塊的本發(fā)明之間的輸出信號(hào)脈動(dòng)進(jìn)行比較；圖3C把在一個(gè)典型實(shí)踐和圖2B中的除16除法器的除2除法器的第三構(gòu)件塊的本發(fā)明之間的輸出信號(hào)脈動(dòng)進(jìn)行比較；
圖3D把在一個(gè)典型實(shí)踐和圖2B中的除16除法器的除2除法器的第四構(gòu)件塊的本發(fā)明之間的輸出信號(hào)脈動(dòng)進(jìn)行比較；圖4示出了具有當(dāng)前模式切換的一個(gè)MS-DFF的一個(gè)典型電路結(jié)構(gòu)；圖5A示出了如圖4所示的MS-DFF的邏輯功能塊表示；圖5B是使用來自圖4中的一個(gè)典型BBPD的一個(gè)邏輯功能方框圖作為它的邏輯構(gòu)件塊；圖6A和圖6B把在圖5B中的BBPD的一個(gè)典型實(shí)踐和本發(fā)明之間的輸出信號(hào)脈動(dòng)進(jìn)行比較；和圖7A和圖7B分別地說明了圖2B的除16除法器的設(shè)備和圖5B的BBPD的一個(gè)標(biāo)準(zhǔn)CMOS晶體管結(jié)構(gòu)和另一不標(biāo)準(zhǔn)的CMOS晶體管結(jié)構(gòu)。
具體實(shí)施例方式
(009)在本發(fā)明下列詳細(xì)說明中，闡明了很多的特定細(xì)節(jié)以便提供本發(fā)明的一個(gè)全面理解?？墒牵瑢?duì)本領(lǐng)域技術(shù)人員來說很明顯，本發(fā)明可以被實(shí)踐而不必這些具體細(xì)節(jié)。在其它實(shí)例中，熟知的方法、程序、組件和電路沒有被詳細(xì)描述以避免本發(fā)明的不必要的不清楚方面。就邏輯塊以及直接地或間接地類似耦合到網(wǎng)絡(luò)的信號(hào)處理設(shè)備操作的那些其它符號(hào)表示方面大量地給出詳細(xì)說明。
這些說明和表述是被本領(lǐng)域技術(shù)人員使用的裝置來向本領(lǐng)域其他技術(shù)人員最有效地表達(dá)他們的工作本質(zhì)。
(010)在此參考”一個(gè)實(shí)施例”或一個(gè)”實(shí)施例”是指有關(guān)于該實(shí)施例描述的一個(gè)特定特征、結(jié)構(gòu)或特性可以被包括在本發(fā)明的至少一個(gè)實(shí)施例中。在說明書各種位置中的詞組”在一個(gè)實(shí)施例中”的出現(xiàn)不必定全部都關(guān)于同一實(shí)施例，也不是與其它實(shí)施例互斥的分離或替換實(shí)施例。進(jìn)一步，表示本發(fā)明一個(gè)或多個(gè)實(shí)施例的處理流程圖或圖表中的塊順序不是固有地指示任何特定的順序也不意味著本發(fā)明的任何限制。
(011)圖1示出了具有當(dāng)前模式開關(guān)的除2除法器(Devider)1的一個(gè)典型電路結(jié)構(gòu)。雖然其他數(shù)值也可以被使用(例如2.5伏特)，但是在此可仿效電路中，電源電壓AVDD被示出為1.8伏特。AGND指明”模擬接地”而VCS是一個(gè)偏壓，其被應(yīng)用到晶體管Mc1和Mc2的柵極上以便建立通過它們流動(dòng)的相應(yīng)數(shù)量的源電流。通過除法器1，在CLK11和CLK12之間的一個(gè)差分信號(hào)的頻率將被半分頻作為Q13和Q14之間的差分信號(hào)。不同的工作NMOS晶體管被規(guī)定為Mc1，Mc2，M1，M2，...，和M16。四個(gè)上拉電阻被指定為R3、R4、R13和R14。對(duì)于本領(lǐng)域的技術(shù)人員，可以利用一個(gè)標(biāo)準(zhǔn)CMOS IC以及各種不標(biāo)準(zhǔn)的CMOS IC過程來制造這類電路。另外，如果除法器1能夠數(shù)量上被設(shè)計(jì)來以一個(gè)高CLK頻率(比如對(duì)于OC-48通信為2.5GHz)提供一個(gè)高質(zhì)量的信號(hào)輸出，那么對(duì)于一個(gè)光網(wǎng)絡(luò)，除法器1能被使用作為一個(gè)低成本光開關(guān)中的基礎(chǔ)構(gòu)件塊之一。為了方便，相關(guān)的邏輯功能塊表示如圖2A所示。
(012)圖2B是使用圖1中除2除法器的一個(gè)典型除16除法器60的邏輯功能方框圖作為它的邏輯構(gòu)件塊。更明確地，重復(fù)的邏輯構(gòu)件塊被標(biāo)記為除法器20、除法器30、除法器40和除法器50。對(duì)于本領(lǐng)域技術(shù)人員，能夠很容易地看出輸入時(shí)鐘21的頻率在除法器20輸出處獲得二(2)分頻為的差分信號(hào)Q-Q＝DOUT1。同樣地，輸入時(shí)鐘21的頻率在除法器30的輸出處獲得四(4)分頻為差分信號(hào)Q-Q＝DOUT2。輸入時(shí)鐘21的頻率在除法器40的輸出處獲得八(8)分頻為差分信號(hào)Q-Q＝DOUT3。最后，輸入時(shí)鐘21的頻率在除法器50的輸出處獲得十六(16)分頻為差分信號(hào)Q-Q＝DOUT4。
(013)圖2C和圖2D分別地說明了將被用于圖2B的除16除法器設(shè)備的一個(gè)標(biāo)準(zhǔn)CMOS晶體管結(jié)構(gòu)和一個(gè)不標(biāo)準(zhǔn)的CMOS晶體管結(jié)構(gòu)的截面，其示出了具有某些典型維數(shù)。圖2C的標(biāo)準(zhǔn)CMOS結(jié)構(gòu)襯底包括一個(gè)N襯底31和一個(gè)P槽32。N襯底31在電壓VBB處被偏置。在N襯底31內(nèi)為內(nèi)置式P源極和漏極35。在P槽32內(nèi)為內(nèi)置式N+源極和漏極34。在P槽32之上形成許多二氧化硅37，其依次被選擇性地用其它數(shù)目的金屬39所放置。另外，一個(gè)選定數(shù)目的二氧化硅37利用形成它們各自的NMOS和PMOS晶體管柵極的一個(gè)相應(yīng)數(shù)目多晶硅柵38被嵌入。完全的標(biāo)準(zhǔn)CMOS電路由控制電壓柵極來驅(qū)動(dòng)并且利用電壓VSS和GND來激勵(lì)。
(014)圖2D的不標(biāo)準(zhǔn)的CMOS晶體管結(jié)構(gòu)被稱作一個(gè)具有厚度27mm或27000μm的一個(gè)絕緣藍(lán)寶石襯底41的硅絕緣體(SOI)結(jié)構(gòu)，其被用于圖2B的除16除法器的設(shè)備。絕緣藍(lán)寶石襯底41在電壓VBB處被偏置。類似于標(biāo)準(zhǔn)CMOS晶體管結(jié)構(gòu)，各種CMOS電路組件被形成具有若干N+源極和漏極44，若干P源極和漏極45，具有選擇性地嵌入多晶硅柵48和放置金屬49的若干二氧化硅47。而且，完全不標(biāo)準(zhǔn)的CMOS電路由控制電壓柵極來驅(qū)動(dòng)并且利用電壓VSS和GND來激勵(lì)。
(015)圖2E和圖2F分別地說明了用于圖2B的除16除法器設(shè)備的一個(gè)標(biāo)準(zhǔn)CMOS晶體管結(jié)構(gòu)和一個(gè)不際準(zhǔn)的CMOS晶體管結(jié)構(gòu)的電容模型。圖2E的標(biāo)準(zhǔn)CMOS電容模型51包括每一外表上可訪問節(jié)點(diǎn)的各種電容成分。例如，對(duì)于節(jié)點(diǎn)柵極，相應(yīng)電容成分為Cgs，Cgd和Cgb。
對(duì)于另外一個(gè)示例，對(duì)于節(jié)點(diǎn)VBB，一個(gè)襯底連接，相應(yīng)的電容成分為Cgb，Csb和Cdb，等等。
品質(zhì)上，圖2F的SOI CMOS電容模型52表現(xiàn)與標(biāo)準(zhǔn)CMOS電容模型51相同?？墒牵瑪?shù)量上在標(biāo)準(zhǔn)CMOS結(jié)構(gòu)和SOI CMOS結(jié)構(gòu)之間的電容值十分不同。為了方便，下列表格列出了與標(biāo)準(zhǔn)CMOS和SOI CMOS晶體管結(jié)構(gòu)兩者操作速度相關(guān)的各種電容成分的近似值。
標(biāo)準(zhǔn)CMOS晶體管結(jié)構(gòu)電容Cd＝1.4fF/μm2(10-15Farad/μm2)Cg＝7.8fF/μm2(10-15Farad/μm2)Cs＝5.0fF/μm2(10-15Farad/μm2)Cb＝2.0fF/μm2(10-15Farad/μm2)SOI CMOS晶體管結(jié)構(gòu)電容Cd＝0.6fF/μm2Cg＝2.4fF/μm2Cs＝1.6fF/μm2Cb＝0.2fF/μm2注意，對(duì)于圖2C的標(biāo)準(zhǔn)CMOS結(jié)構(gòu)的情況，在P槽32內(nèi)的各種N+源極和漏極34僅僅從傳導(dǎo)性的N襯底31中分離一個(gè)不足1-2μm厚的距離。另外，雖然通過一個(gè)因此形成的反向偏置二極管結(jié)構(gòu)，不同的P源極和漏極35直接接觸傳導(dǎo)性的N襯底31。因此，標(biāo)準(zhǔn)CMOS結(jié)構(gòu)下的電容Cb的數(shù)值是顯著的?？墒牵瑢?duì)于圖2D的SOI CMOS結(jié)構(gòu)的情況，各種N+源極和漏極44以及P源極和漏極45與厚度極大的(27000μm)的絕緣藍(lán)寶石襯底41直接接觸。因此，SOI CMOS結(jié)構(gòu)下的電容Cb的數(shù)值已經(jīng)徹底地變得比標(biāo)準(zhǔn)CMOS晶體管結(jié)構(gòu)的情況小。另外，其他電容Cd、Cg和Cs所有都已經(jīng)顯著地變得比它們?cè)跇?biāo)準(zhǔn)CMOS結(jié)構(gòu)下的數(shù)值更小。因此，在另外的完全相同的電路拓?fù)浣Y(jié)構(gòu)下，來自一個(gè)SOI CMOS結(jié)構(gòu)中的相關(guān)數(shù)量的信號(hào)波形一般來說將與來自一個(gè)標(biāo)準(zhǔn)CMOS結(jié)構(gòu)中的那些完全不同。因此，剛剛描述的電路1對(duì)于SOI CMOS結(jié)構(gòu)將被數(shù)量上調(diào)整以便實(shí)現(xiàn)一個(gè)新的電路設(shè)計(jì)，該新的電路設(shè)計(jì)能夠產(chǎn)生尤其適合于光通信中高CLK頻率的更高電平的輸出信號(hào)質(zhì)量，這將進(jìn)一步被說明。
(016)本領(lǐng)域熟知的，在一個(gè)給定晶片加工的IC設(shè)計(jì)中，一個(gè)MOS晶體管的電導(dǎo)主要地由下列參數(shù)來確定W/L，在此，W＝溝道寬度而L＝溝道長度。
為了方便，下列參數(shù)被定義電等效的溝道幾何形狀(ELECTRICALLY EQUIVALENT CHANNELGEOMETRY(EECG))＝W/L。
(017)給定上面的定義，表1A示出了在如圖2B所示的除16除法器60的除2除法器20第一構(gòu)件塊的一個(gè)典型實(shí)踐和本發(fā)明之間的一個(gè)概括設(shè)計(jì)比較。例如，利用典型實(shí)踐，晶體管Mc1和Mc2兩者具有一個(gè)為60的EECG，同時(shí)晶體管M1、M2、M11和M12都具有一個(gè)為120的EECG等等。同樣地，利用本發(fā)明，晶體管Mc1和Mc2兩者都具有一個(gè)為60的EECG同時(shí)晶體管M1、M2、M11和M12都具有一個(gè)為180的EECG等等。
表1A 除法器20的EECG設(shè)計(jì)典型實(shí)踐 當(dāng)前發(fā)明EECG EECG EEGG EECG比值比值Mc1 60 1 Mc1 601.00Mc2 60 1 Mc2 601.00M1 1202 M1 180 3.00M2 1202 M2 180 3.00M11 1202 M11 180 3.00M12 1202 M12 180 3.00M3 1202 M3 200 3.33M4 1202 M4 200 3.33M5 1202 M5 240 4.00M6 1202 M6 240 4.00M13 1202 M13 200 3.33M14 1202 M14 200 3.33M15 1202 M15 240 4.00M16 1202 M16 240 4.00為著解釋的目的，一個(gè)分開的欄稱為”EECG的比值”還被確定為在設(shè)計(jì)的每個(gè)情況的全組晶體管中的最簡(jiǎn)可能比值。因此，對(duì)于設(shè)計(jì)的每一情況的EECG的比值形成一個(gè)分開的數(shù)據(jù)欄。例如，在本發(fā)明的表1A下可看見下列M3∶M5∶M13的EECG的比值＝3.33∶4.00∶3.33，等等。
(018)用這種方式，一個(gè)數(shù)量設(shè)計(jì)的顯著特性可以被更容易地顯示并且這在表1B、表1C以及表1D中被分別地說明，在此，在除16除法器60的第二、第三和第四構(gòu)件塊的一個(gè)典型實(shí)踐和本發(fā)明之間的一個(gè)概括設(shè)計(jì)比較被分別示出。
表1B 除法器30的EECG設(shè)計(jì)典型實(shí)踐本發(fā)明EECG EECG EECG EECG比值 比值Mc1 50 1 Mc1 50 1.00Mc2 50 1 Mc2 50 1.00M11002 M1 1202.40M21002 M2 1202.40M11 1002 M11 1202.40M12 1002 M12 1202.40M31002 M3 1202.40M41002 M4 1202.40M51002 M5 4809.60M61002 M6 4809.60M13 1002 M13 1202.40M14 1002 M14 1202.40M15 1002 M15 4809.60M16 1002 M16 4809.60表1C 除法器40的EECG設(shè)計(jì)典型實(shí)踐 本發(fā)明EECG EECG EECG EECG比值比值Mc140 1 Mc1 401.00Mc240 1 Mc2 401.00M1 80 2 M1 100 2.50M2 80 2 M2 100 2.50M1180 2 M11 100 2.50M1280 2 M12 100 2.50M3 80 2 M3 100 2.50M4 80 2 M4 100 2.50M5 80 2 M5 900 22.50M6 80 2 M6 900 22.50M1380 2 M13 100 2.50M1480 2 M14 100 2.50M1580 2 M15 900 22.50M1680 2 M16 900 22.50
表1D 除法器50的EECG設(shè)計(jì)典型實(shí)踐 本發(fā)明EECGEECG EECGEECG比值 比值Mc130 1 Mc130 1.00Mc230 1 Mc230 1.00M1 60 2 M1 80 2.67M2 60 2 M2 80 2.67M1160 2 M1180 2.67M1260 2 M1280 2.67M3 60 2 M3 80 2.67M4 60 2 M4 80 2.67M5 60 2 M5 140046.67M6 60 2 M6 140046.67M1360 2 M1380 2.67M1460 2 M1480 2.67M1560 2 M15140046.67M1660 2 M16140046.67(019)現(xiàn)在參見表2-5，進(jìn)一步說明了在相對(duì)于選定晶體管的EECG和EECG的比值的典型實(shí)踐和本發(fā)明之間的構(gòu)件塊的數(shù)量設(shè)計(jì)中的區(qū)別。例如，在典型實(shí)踐下的晶體管M1的EECG和EECG的比值將形成下列表-2表-2。晶體管M1的EECG-典型實(shí)踐

可是，在本發(fā)明下的晶體管M1的相應(yīng)EECG和EECG的比值將形成下列表-3表-3。晶體管M1的EECG-當(dāng)前發(fā)明

對(duì)于另外一個(gè)示例，在典型實(shí)踐下的晶體管M13的EECG和EECG的比值將形成下列表-4
表-4。晶體管M13的EECG-典型實(shí)踐

可是，在本發(fā)明下的晶體管M13的相應(yīng)EECG和EECG的比值將形成下列表-5表-5。晶體管M13的EECG-當(dāng)前發(fā)明

(023)正如表2顯示的，雖然從除法器20到除法器50通常有晶體管M1減少的EECG的趨勢(shì)，可是，剩余的在除法器20到除法器50各處為無變化的，正如對(duì)于晶體管M1為單個(gè)被設(shè)計(jì)的數(shù)值2。而且，表4顯示雖然從除法器20到除法器50通常也有晶體管M13減少的EECG的趨勢(shì)，可是，EECG比值在除法器20到除法器50各處保持為無變化的，正如對(duì)于晶體管M13為單個(gè)被設(shè)計(jì)的數(shù)值2。事實(shí)上，典型實(shí)踐的晶體管的EECGs和剩余EECG的比值的一個(gè)系統(tǒng)比較顯示相同的觀測(cè)值。因此很明顯，利用典型實(shí)踐，除法器60的所有個(gè)體構(gòu)件塊的數(shù)量設(shè)計(jì)本質(zhì)上是類似的。本領(lǐng)域技術(shù)人員應(yīng)該理解，從除法器20到除法器50所有晶體管減少的EECG的常規(guī)趨勢(shì)是因?yàn)殡S著CLK頻率獲得一步又一步的向下分頻，則隨著EECG減少的數(shù)值，電路操作降低的速度將只是需要相當(dāng)?shù)偷牟僮麟娏麟娖揭员銣p少功耗。
(024)可是，參見如表3所示的本發(fā)明的構(gòu)件塊，其顯示了雖然從除法器20到除法器50晶體管M1減少的EECG的一個(gè)類似的常規(guī)趨勢(shì)，但是其中并無一個(gè)分別的EECG比值共享在除法器20到除法器50各處由除法器60的所有個(gè)體構(gòu)件塊共同的單個(gè)被設(shè)計(jì)的數(shù)值。而且，表5顯示雖然從除法器20到除法器50晶體管M13減少的EECG的一個(gè)類似的常規(guī)趨勢(shì)，但是其中并無一個(gè)晶體管M13分別的EECG比值共享在除法器20到除法器50各處由除法器60的所有個(gè)體構(gòu)件塊共同的單個(gè)被設(shè)計(jì)的數(shù)值。事實(shí)上，本發(fā)明的晶體管的EECGs和剩余EECG的比值的一個(gè)系統(tǒng)比較顯示相同的觀測(cè)值。因此，利用本發(fā)明，除法器60的每一個(gè)體構(gòu)件塊的數(shù)量設(shè)計(jì)都與其他的不同。對(duì)于本領(lǐng)域技術(shù)人員，由于本發(fā)明需要除法器60的所有個(gè)體構(gòu)件塊被相異地設(shè)計(jì)以便獲得由典型實(shí)踐教導(dǎo)的現(xiàn)有技術(shù)所不能實(shí)現(xiàn)的更高電平的輸出信號(hào)的這一事實(shí)，本發(fā)明公開了一種唯一設(shè)計(jì)特征，其顯然不同于典型實(shí)踐已知的特征。
(025)表格1E是就如圖2B所示的除16除法器60的一個(gè)典型實(shí)踐和本發(fā)明之間EECG比值方面的一張列表的總體設(shè)計(jì)比較?？梢郧宄乜闯觯m然根據(jù)典型實(shí)踐除法器60的所有個(gè)體構(gòu)件塊的質(zhì)量上的設(shè)計(jì)相當(dāng)類似，但是按照本發(fā)明除法器60的每一構(gòu)件塊的數(shù)量設(shè)計(jì)是不同的，因?yàn)樵诖祟惒涣紣夯绊戭愃戚敵鲐?fù)載和相鄰構(gòu)件塊之間的交互作用存在中，每一構(gòu)件塊需要被各個(gè)地調(diào)整以便獲得一個(gè)更高電平的輸出信號(hào)質(zhì)量。
表1E 除法器60的EECG設(shè)計(jì)概述典型實(shí)踐 當(dāng)前發(fā)明EECG的 EECG的 EECG的 EECG的 EECG的EECG的 EECG的 EECG的比值比值比值比值比值 比值比值比值DIV1DIV2DIV3DIV4DIV1 DIV2DIV3DIV4Mc1 1 1 1 1 Mc1 1.00 1.001.001.00Mc2 1 1 1 1 Mc2 1.00 1.001.001.00M1 2 1 2 2 M13.00 2.402.502.67M2 2 2 2 2 M23.00 2.402.502.67M11 2 2 2 2 M11 3.00 2.402.502.67M12 2 2 2 2 M12 3.00 2.402.502.67M3 2 2 2 2 M33.33 2.402.502.67
M42222M4 3.332.402.50 2.67M52222M5 4.009.6022.5046.67M62222M6 4.009.6022.5046.67M13 2222M133.332.402.50 2.67M14 2222M143.332.402.50 2.67M15 2222M154.009.6022.5046.67M16 2222M164.009.6022.5046.67通常，這些影響在諸如高速光通信那些之類的高CLK頻率處變得尤其顯著。因此，圖3A在用頻率f(CLK)＝2.50GHz的輸入時(shí)鐘21驅(qū)動(dòng)的除16除法器60的除2除法器20的第一構(gòu)件塊的典型實(shí)踐和本發(fā)明之間的輸出信號(hào)脈動(dòng)DOUT1進(jìn)行比較。注意對(duì)于典型實(shí)踐，由于一個(gè)完全錯(cuò)誤的頻率所以輸出信號(hào)已經(jīng)完全喪失它的除法器功能，而本發(fā)明信號(hào)脈動(dòng)62剛剛可見。這顯然是一個(gè)極大的改善。
(026)同樣地，圖3B、圖3C和圖3D分別把在用同一頻率f(CLK)＝2.50GHz的輸入時(shí)鐘21驅(qū)動(dòng)的除16除法器60的除法器30、除法器40和除法器50構(gòu)件塊的典型實(shí)踐和本發(fā)明之間輸出信號(hào)脈動(dòng)DOUT2、DOUT3和DOUT4進(jìn)行比較。同樣，在典型實(shí)踐的總?cè)狈捅景l(fā)明的可見信號(hào)脈動(dòng)64、66和68之間的相同的極大改善被觀察到。
(027)本發(fā)明應(yīng)用的另外一個(gè)可仿效情況從圖4到圖6被說明。圖4和圖5A示出，利用當(dāng)前模式切換及其相關(guān)邏輯功能塊表示的MSDFF70的一個(gè)典型電路。在此電路中，電源電壓AVDD被示出為1.8伏特，雖然也可以使用其他數(shù)值，例如2.5伏特。輸入時(shí)鐘信號(hào)為CLK71和CLK72。輸入數(shù)據(jù)信號(hào)為D73和D74。輸出數(shù)據(jù)信號(hào)為Q75和Q76。各個(gè)工作的NMOS晶體管被規(guī)定為Nc1、Nc2、N1、N2，...和N16。四個(gè)上拉電阻被指定為S3、S4、S13和S14。本領(lǐng)域技術(shù)人員，利用一個(gè)標(biāo)準(zhǔn)CMOS IC以及各種不標(biāo)準(zhǔn)的CMOS IC過程可以制造這類電路。另外，如果MS-DFF 70還可以數(shù)量上被設(shè)計(jì)來對(duì)于OC-48通信在諸如2.5GHz之類的高CLK頻率提供一個(gè)高質(zhì)量的信號(hào)輸出，然后MS-DFF 70還可以被使用作為光網(wǎng)絡(luò)的一個(gè)低成本光開關(guān)的基本構(gòu)件塊之一。
(028)圖5B是使用來自圖4中的MS-DFF 70作為它的邏輯構(gòu)件塊的一個(gè)典型BBPD80邏輯功能方框圖。更明確地，重復(fù)的邏輯構(gòu)件塊被標(biāo)記為MS-DFF81、MS-DFF82和MS-DFF83。輸入信號(hào)包括VCO85和DATA-IN86。輸出信號(hào)包括一個(gè)PHASE88。對(duì)于本領(lǐng)域技術(shù)人員，可以很容易地看出PHASE88邏輯狀態(tài)將按照在兩個(gè)輸入信號(hào)VCO85和DATA-IN86之間的超前或滯后相位關(guān)系而變化。為了方便，下列差分信號(hào)也被定義ΔPHASE＝PHASE-PHASE.
(029)如同以前，當(dāng)使用具有當(dāng)前模式切換的一個(gè)MS-DFF70的同一電路結(jié)構(gòu)時(shí)，不同數(shù)量設(shè)計(jì)的BBPD80也產(chǎn)生完全不同電平的輸出信號(hào)質(zhì)量，特別對(duì)于光通信中的高VCO頻率更是如此。利用表2A、表2B、表2C和表2D，這被說明在某種意義上類似于除法器60的第一可仿效情況。
表2A MS-DFF81的EECG設(shè)計(jì)典型實(shí)踐 本發(fā)明EECG EECG EECG EECG比值 比值Nc1 60 1 Nc1 601.00Nc2 60 1 Nc2 601.00N1 1202 N1 200 3.33N2 1202 N2 200 3.33N11 1202 N11 200 3.33N12 1202 N12 200 3.33N3 1202 N3 200 3.33N4 1202 N4 200 3.33N5 1202 N5 320 5.33N6 1202 N6 320 5.33N13 1202 N13 200 3.33N14 1202 N14 200 3.33N15 1202 N15 320 5.33N16 1202 N16 320 5.33
表2B MS-DFF82的EECG設(shè)計(jì)典型實(shí)踐 本發(fā)明EECGEECG EECG EECG比值 比值Nc1 60 1 Nc1 60 1.00Nc2 60 1 Nc2 60 1.00N1 120 2 N1 2003.33N2 120 2 N2 2003.33N11 120 2 N11 2003.33N12 120 2 N12 2003.33N3 120 2 N3 3205.33N4 120 2 N4 3205.33N5 120 2 N5 2003.33N6 120 2 N6 2003.33N13 120 2 N13 3205.33N14 120 2 N14 3205.33N15 120 2 N15 2003.33N16 120 2 N16 2003.33表2C MS-DFF83的EECG設(shè)計(jì)典型實(shí)踐 本發(fā)明EECG EECG EECG EECG比值 比值Nc1 601 Nc1 601.00Nc2 601 Nc2 601.00N1 120 2 N1 100 1.67N2 120 2 N2 100 1.67N11 120 2 N11 100 1.67N12 120 2 N12 100 1.67N3 120 2 N3 100 1.67N4 120 2 N4 100 1.67N5 120 2 N5 1100 18.33N6 120 2 N6 1100 18.33N13 120 2 N13 100 1.67N14 120 2 N14 100 1.67N15 120 2 N15 1100 18.33N16 120 2 N16 1100 18.33
表2D BBPD80的EECG設(shè)計(jì)概述典型實(shí)踐 本發(fā)明EECG EECGEECG EECGEECGEECG比值 比值比值 比值比值比值MS-DFF MS-DFF MS-DFF3 MS-DFF MS-DFF MS-DFF31 2 1 2Nc11 1 1 Nc11.001.001.00Nc21 1 1 Nc21.001.001.00N1 2 2 2 N1 3.333.331.67N2 2 2 2 N2 3.333.331.67N112 2 2 N113.333.331.67N122 2 2 N123.333.331.67N3 2 2 2 N3 3.335.331.67N4 2 2 2 N4 3.335.331.67N5 2 2 2 N5 5.333.3318.33N6 2 2 2 N6 5.333.3318.33N132 2 2 N133.335.331.67N142 2 2 N143.335.331.67N152 2 2 N155.333.3318.33N162 2 2 N165.333.3318.33因此，雖然BBPD80的所有個(gè)體構(gòu)件塊的數(shù)量設(shè)計(jì)類似于典型實(shí)踐，但是在此類惡化影響類似輸出負(fù)載和機(jī)能上連接的構(gòu)件塊之間的相互作用存在時(shí)，在本發(fā)明中BBPD80的每個(gè)構(gòu)件塊的數(shù)量設(shè)計(jì)被各個(gè)地調(diào)整以便達(dá)到一個(gè)更高電平的輸出信號(hào)質(zhì)量。同樣，這些影響傾向于在此呈現(xiàn)的諸如高速光通信那些之類的高VCO頻率處變得尤其顯著。
(030)圖6把在利用一個(gè)VCO85頻率f(CLK)＝2.50GHz的一個(gè)典型實(shí)踐和本發(fā)明之間的輸出信號(hào)脈動(dòng)APHASE進(jìn)行比較。注意對(duì)于典型實(shí)踐，由于一個(gè)超級(jí)高頻噪聲相似的輸出，輸出信號(hào)已經(jīng)完全喪失它的相位檢測(cè)器功能，而本發(fā)明輸出完全保持一個(gè)剛剛可見信號(hào)脈動(dòng)91的功能。這顯然是一個(gè)極大的改善。
(031)圖7A和圖7B分別地說明了圖2B的除16除法器的設(shè)備和圖5B的BBPD的一個(gè)標(biāo)準(zhǔn)CMOS晶體管結(jié)構(gòu)和另一不標(biāo)準(zhǔn)的CMOS晶體管結(jié)構(gòu)。圖7A的一個(gè)NMOS FET100包括一個(gè)源極101、一個(gè)漏極102和一個(gè)柵極103，柵極103與源極101和漏極102連接的一個(gè)溝道是雙電孤立的。圖7B的一個(gè)接合FET110已經(jīng)被Schilling和Belove提到(參見1979年Schilling和Charles Belove的由McGraw-Hill Book Company出版的Electronic Circuits Discreteand Integrated的第134到137頁)。接合FET110包含一個(gè)源極111、一個(gè)漏極112和一個(gè)柵極113，柵極113被孤立，雖然對(duì)于一個(gè)小數(shù)量的反向漏電流，在兩個(gè)P類型柵極區(qū)114和連接連接源極111和漏極112的一個(gè)N類型溝道115之間形成兩個(gè)二極管。對(duì)本領(lǐng)域技術(shù)人員來說，現(xiàn)在變得很明顯正如用一個(gè)SOI CMOS晶體管結(jié)構(gòu)說明的一樣，電子電路的每一構(gòu)件塊的系統(tǒng)調(diào)整的設(shè)計(jì)方法同樣適用于一個(gè)接合FET或任何其它類型的不標(biāo)準(zhǔn)的FET結(jié)構(gòu)。
(032)本發(fā)明的另一重要批注是雖然利用個(gè)體構(gòu)件塊的工作NMOS晶體管的系統(tǒng)調(diào)整已全部說明了優(yōu)選實(shí)施例，但是事實(shí)上許多或所有相關(guān)的無源電路單元也同樣可以被相應(yīng)地調(diào)整。例如，在圖1中，對(duì)于圖2B中的除法器60的每一構(gòu)件塊，電阻R3、R4、R13和R14全部能夠被各個(gè)地調(diào)整--雖然為了解釋簡(jiǎn)潔的目的而未說明這些調(diào)整。對(duì)于另外一個(gè)示例，在圖4中，對(duì)于圖5B中的BBPD80的每一構(gòu)件塊，電阻S3、S4、S13和S14也同樣全部能夠被各個(gè)地調(diào)整--雖然為了解釋簡(jiǎn)潔的目的而也未說明這些調(diào)整。
(033)正如兩個(gè)可仿效情況所描述的，通過有系統(tǒng)地調(diào)整電子電路系統(tǒng)個(gè)體構(gòu)件塊的一些或所有組件的電路參數(shù)，則輸出信號(hào)的相應(yīng)質(zhì)量被顯著地改良。這對(duì)于諸如光通信(在光通信中，輸出負(fù)載和在機(jī)能上連接的構(gòu)件塊之間的交互作用的此類影響傾向于變得非常顯著)中的高時(shí)鐘頻率的應(yīng)用尤其重要。使用可仿效優(yōu)選實(shí)施例已經(jīng)描述了本發(fā)明。可是，對(duì)于本領(lǐng)域技術(shù)人員，優(yōu)選實(shí)施例可以被很容易地適合并修改以便適合附加的應(yīng)用而沒有偏離本發(fā)明的精神和范圍。一些相關(guān)應(yīng)用包括但是不限制為2.5Gbit/sec(OC48)和10Gbit/sec(OC192)數(shù)據(jù)速率的光通信，十億比特以太網(wǎng)，一百億比特以太網(wǎng)，藍(lán)牙技術(shù)(2.4GHz)以及無線局域網(wǎng)(5.2GHz)。在如此的一個(gè)高數(shù)據(jù)速率，多媒體信息超級(jí)公路的硬件下部構(gòu)造也被啟用。
(034)因此，應(yīng)該理解，本發(fā)明的范圍不局限于所公開的實(shí)施例。相反地，意欲覆蓋基于同一操作原理的各種修改和類似的設(shè)備。因此權(quán)利要求的范圍應(yīng)該符合寬廣的解釋使得包含所有的此類修改和類似的配置。
權(quán)利要求
1.一種用于處理信號(hào)的電路系統(tǒng)，包括多個(gè)可單獨(dú)調(diào)節(jié)的構(gòu)件塊，每個(gè)所述構(gòu)件塊具有相似的電路拓?fù)洌鲭娐吠負(fù)溥M(jìn)一步包括一個(gè)無源元件互連組和通過非標(biāo)準(zhǔn)工業(yè)處理制造的多個(gè)FET(場(chǎng)效應(yīng)晶體管)，其中每個(gè)所述FET具有電等效溝道幾何形狀(EECG)值，定義為相應(yīng)的FET的溝道寬長比；以及一個(gè)向量值，稱為公因子(CF)，定義為所述多個(gè)FET的EECG組之間的向量比，以及其中，多個(gè)單獨(dú)可調(diào)節(jié)構(gòu)件塊的每一個(gè)以一種方式被調(diào)節(jié)，使得多個(gè)單獨(dú)可調(diào)節(jié)構(gòu)件塊的每一個(gè)的CF不共用相同的向量值，以獲得一組所需的輸出信號(hào)，與另一電路系統(tǒng)產(chǎn)生的一組輸出信號(hào)相比，所述輸出信號(hào)具有改進(jìn)的特性，在所述另一電路系統(tǒng)中，多個(gè)單獨(dú)可調(diào)節(jié)構(gòu)件塊的每一個(gè)的CF不共用相同的向量值。
2.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中，所需的輸出信號(hào)的改進(jìn)特性包括在系統(tǒng)級(jí)，使得兩個(gè)或多個(gè)構(gòu)件塊之間的交互作用產(chǎn)生的惡化效應(yīng)最小化。
3.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中，所需的輸出信號(hào)的改進(jìn)特性包括減小了輸出信號(hào)的脈動(dòng)水平。
4.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中，所需的輸出信號(hào)的改進(jìn)特性包括減小了輸出信號(hào)的抖動(dòng)水平。
5.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中，所需的輸出信號(hào)的改進(jìn)特性包括減小了輸出信號(hào)的擺動(dòng)水平。
6.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中，所需的輸出信號(hào)的改進(jìn)特性包括增加了輸出信號(hào)的動(dòng)態(tài)范圍。
7.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中，所需的輸出信號(hào)的改進(jìn)特性包括增加了輸出信號(hào)的線性。
8.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中，所需的輸出信號(hào)的改進(jìn)特性包括增加了輸出信號(hào)波形的精度。
9.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中，所需的輸出信號(hào)的改進(jìn)特性包括增加了輸出信號(hào)相位角度的精度。
10.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中，所述電路系統(tǒng)尤其選自包括以下電路的組觸發(fā)器和除法器，寄存器和計(jì)數(shù)器，計(jì)時(shí)器，存儲(chǔ)器專用應(yīng)用集成電路(ASIC)，算術(shù)邏輯單元(ALU)，嵌入式控制器，微處理器，數(shù)字和模擬濾波器，相位和頻率檢測(cè)器，頻率合成器，乘法器和信號(hào)調(diào)制器，多路復(fù)用器和多路解復(fù)用器，鎖相環(huán)電路，數(shù)據(jù)轉(zhuǎn)換器和多級(jí)放大器。
11.一種設(shè)計(jì)用于信號(hào)處理的電路系統(tǒng)的方法，所述方法包括提供多個(gè)可單獨(dú)調(diào)節(jié)的構(gòu)件塊，其中，每個(gè)所述構(gòu)件塊具有相似的電路拓?fù)?，所述電路拓?fù)溥M(jìn)一步包括一個(gè)無源元件互連組和通過非標(biāo)準(zhǔn)工業(yè)處理制造的多個(gè)FET(場(chǎng)效應(yīng)晶體管)；對(duì)于所述FET的每一個(gè)，確定電等效溝道幾何形狀(EECG)的可調(diào)節(jié)值，電等效溝道幾何形狀(EECG)定義為相應(yīng)的FET的溝道寬長比；以及分配一個(gè)向量值，稱為公因子(CF)，定義為所述多個(gè)FET的EECG組之間的向量比，以及以一種方式被調(diào)節(jié)多個(gè)單獨(dú)可調(diào)節(jié)構(gòu)件塊的每一個(gè)，使得多個(gè)單獨(dú)可調(diào)節(jié)構(gòu)件塊的每一個(gè)的CF不共用相同的向量值，以獲得一組所需的輸出信號(hào)，與另一電路系統(tǒng)產(chǎn)生的一組輸出信號(hào)相比，所述輸出信號(hào)具有改進(jìn)的特性，在所述另一電路系統(tǒng)中，多個(gè)單獨(dú)可調(diào)節(jié)構(gòu)件塊的每一個(gè)的CF不共用相同的向量值。
12.根據(jù)權(quán)利要求11所述的設(shè)計(jì)電路系統(tǒng)的方法，其中，所需的輸出信號(hào)的改進(jìn)特性包括在系統(tǒng)級(jí)，使得兩個(gè)或多個(gè)構(gòu)件塊之間的交互作用產(chǎn)生的惡化效應(yīng)最小化。
13.根據(jù)權(quán)利要求11所述的設(shè)計(jì)電路系統(tǒng)的方法，其中，所需的輸出信號(hào)的改進(jìn)特性包括減小了輸出信號(hào)的脈動(dòng)水平。
14.根據(jù)權(quán)利要求11所述的設(shè)計(jì)電路系統(tǒng)的方法，其中，所需的輸出信號(hào)的改進(jìn)特性包括減小了輸出信號(hào)的抖動(dòng)水平。
15.根據(jù)權(quán)利要求11所述的設(shè)計(jì)電路系統(tǒng)的方法，其中，所需的輸出信號(hào)的改進(jìn)特性包括減小了輸出信號(hào)的擺動(dòng)水平。
16.根據(jù)權(quán)利要求11所述的設(shè)計(jì)電路系統(tǒng)的方法，其中，所需的輸出信號(hào)的改進(jìn)特性包括增加了輸出信號(hào)的動(dòng)態(tài)范圍。
17.根據(jù)權(quán)利要求11所述的設(shè)計(jì)電路系統(tǒng)的方法，其中，所需的輸出信號(hào)的改進(jìn)特性包括增加了輸出信號(hào)的線性。
18.根據(jù)權(quán)利要求11所述的設(shè)計(jì)電路系統(tǒng)的方法，其中，所需的輸出信號(hào)的改進(jìn)特性包括增加了輸出信號(hào)波形的精度。
19.根據(jù)權(quán)利要求11所述的設(shè)計(jì)電路系統(tǒng)的方法，其中，所需的輸出信號(hào)的改進(jìn)特性包括增加了輸出信號(hào)相位角度的精度。
20.根據(jù)權(quán)利要求11所述的設(shè)計(jì)電路系統(tǒng)的方法，其中，所述電路系統(tǒng)尤其選自包括以下電路的組觸發(fā)器和除法器，寄存器和計(jì)數(shù)器，計(jì)時(shí)器，存儲(chǔ)器專用應(yīng)用集成電路(ASIC)，算術(shù)邏輯單元(ALU)，嵌入式控制器，微處理器，數(shù)字和模擬濾波器，相位和頻率檢測(cè)器，頻率合成器，乘法器和信號(hào)調(diào)制器，多路復(fù)用器和多路解復(fù)用器，鎖相環(huán)電路，數(shù)據(jù)轉(zhuǎn)換器和多級(jí)放大器。
全文摘要
本發(fā)明提供了一種用于設(shè)計(jì)具有多個(gè)場(chǎng)效應(yīng)晶體管(FET)的電路系統(tǒng)的技術(shù)，該FET由多種非標(biāo)準(zhǔn)工業(yè)處理過程制造。利用此技術(shù)，電路系統(tǒng)不同功能構(gòu)件塊的電路參數(shù)可以被系統(tǒng)地調(diào)節(jié)以最小化這些功能構(gòu)件塊之間的系統(tǒng)級(jí)交互作用而產(chǎn)生的許多惡化效應(yīng)。在一個(gè)實(shí)施例中，該技術(shù)應(yīng)用于硅絕緣體(SOI)CMOS IC的一個(gè)除16除法器，其中功能構(gòu)件塊是四個(gè)除2除法器。結(jié)果，如附圖所示，極大地改善了輸出信號(hào)的脈動(dòng)。在另一實(shí)施例中，該技術(shù)應(yīng)用于另一SOI CMOS IC的Bang Bang相位檢測(cè)器，其中功能構(gòu)件塊包括三個(gè)主從D觸發(fā)器。結(jié)果，如附圖所示，極大地改善了輸出信號(hào)的脈動(dòng)。
文檔編號(hào)H03K19/00GK1599979SQ02803321
公開日2005年3月23日 申請(qǐng)日期2002年6月26日 優(yōu)先權(quán)日2001年9月5日
發(fā)明者J·C·董, 張明皓 申請(qǐng)人:昆泰通信公司