專利名稱：可降低電源/接地彈跳噪聲的輸出緩沖器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種應(yīng)用于數(shù)字電路中的輸出緩沖器，尤指一種低電源/接地彈跳噪聲的輸出緩沖器。
由于輸出緩沖器701~70n在電源(Vpp)與接地點(diǎn)(Vss)之間有寄生電感L1、L2存在。因此，當(dāng)部分的輸出緩沖器701~70n的輸出狀態(tài)改變時(shí)，會(huì)有電源/接地彈跳噪聲產(chǎn)生。
舉例來說，假設(shè)輸出緩沖器701與702的輸出狀態(tài)由低電平轉(zhuǎn)換至高電平，此時(shí)電源(Vpp)會(huì)提供驅(qū)動(dòng)電流至輸出緩沖器701與702。然而此瞬間電流的變化會(huì)在寄生電感L1上產(chǎn)生瞬間電壓降(ΔV1＝L1·di/dt)，因此造成所有輸出緩沖器701~70n所接收的電源電壓下降為Vpp-ΔV1。假設(shè)輸出緩沖器70n-1的輸出狀態(tài)一直維持在高電平，此時(shí)輸出狀態(tài)也會(huì)隨著電源電壓下降，此種現(xiàn)象即為電源彈跳(Power Bounce)噪聲。同理，假設(shè)輸出緩沖器701與702的輸出狀態(tài)由高電平轉(zhuǎn)換至低電平，此時(shí)輸出緩沖器701與702會(huì)提供放電電流至接地點(diǎn)。然而此瞬間電流的變化也會(huì)在寄生電感L2上產(chǎn)生瞬間電壓降(ΔV2＝L2·di/dt)，因此造成所有輸出緩沖器701~70n所接收的接地電壓上升為Vss+ΔV2。假設(shè)輸出緩沖器70n的輸出狀態(tài)一直維持在低電平，此時(shí)輸出狀態(tài)也隨著接地電壓上升，此種現(xiàn)象即為接地彈跳噪聲(Ground Bounce)。而這些電源/接地彈跳噪聲即有可能會(huì)造成錯(cuò)誤的傳遞信號(hào)。再者，當(dāng)越多的輸出緩沖器同時(shí)在切換輸出狀態(tài)時(shí)，其電源/接地彈跳噪聲也會(huì)隨之增加。
圖2所示為上述輸出緩沖器的已知電路結(jié)構(gòu)。輸入信號(hào)(Dp與Dn)分別耦接至一非門72與74，并且非門的輸出分別耦接至PMOS晶體管mpl與NMOS晶體管mnl的柵極，而PMOS晶體管mpl的源極耦接至電源電壓(Vpp)而漏極耦接至輸出端用以產(chǎn)生輸出信號(hào)(Do)。而NMOS晶體管mnl的源極耦接至接地電壓(Vss)而漏極耦接至輸出端。
在已知技術(shù)中，為了要在輸出緩沖器上得到高速的執(zhí)行成效，通常將輸出緩沖器上的MOS晶體管mpl與mnl設(shè)計(jì)成具有較大的信道寬度來增加其驅(qū)動(dòng)電流以及放電電流的能力。然而具較大電流的MOS晶體管，其等效電阻較低。因此在電源電壓與接地電壓變動(dòng)時(shí)，相對(duì)的就會(huì)產(chǎn)生出較大的電源/接地彈跳噪聲，輸出端振幅變化太大時(shí)極可能會(huì)導(dǎo)致誤動(dòng)作的產(chǎn)生。
若為了要改善電源/接地彈跳噪聲而將輸出緩沖器上的MOS晶體管mpl與mnl設(shè)計(jì)出具有較小的信道寬度，則會(huì)降低MOS晶體管mpl與mnl驅(qū)動(dòng)電流與放電電流的能力，導(dǎo)致傳輸速度不能提升而得到較差的性能(performance)。
實(shí)用新型內(nèi)容本實(shí)用新型要解決的技術(shù)問題為提供一種可降低電源/接地彈跳噪聲的輸出緩沖器，在具有高速傳輸特性的同時(shí)，可降低電源/接地彈跳噪聲。
為了解決上述技術(shù)問題，本實(shí)用新型提供的可降低電源/接地彈跳噪聲的輸出緩沖器，具有信號(hào)輸入端、信號(hào)輸出端、電源電壓端及接地電壓端，其特征在于包含多個(gè)并聯(lián)于該電源電壓與該信號(hào)輸出端間的PMOS晶體管；多個(gè)并聯(lián)于該接地電壓與該信號(hào)輸出端間的NMOS晶體管；以及一控制電路，耦接于該信號(hào)輸入端，包括一可在該信號(hào)輸出端電平變換及維持狀態(tài)輸出開啟控制信號(hào)的第一控制單元和一僅在該信號(hào)輸出端電平變換時(shí)輸出一時(shí)間段開啟控制信號(hào)的第二控制單元，該第一控制單元耦接至該多個(gè)PMOS晶體管及該多個(gè)NMOS晶體管中一部分晶體管的柵極，該第二控制單元耦接至該多個(gè)PMOS晶體管及該多個(gè)NMOS晶體管中另一部分晶體管的柵極。
上述的輸出緩沖器，其特點(diǎn)在于所述的第二控制單元為一第一脈沖發(fā)生器，耦接至該多個(gè)PMOS晶體管中一部分晶體管的柵極。
上述的輸出緩沖器，其特點(diǎn)在于所述的第二控制單元為一第二脈沖發(fā)生器，耦接至該多個(gè)NMOS晶體管中一部分晶體管的柵極。
上述的輸出緩沖器，其特點(diǎn)在于所述的第一控制單元為一非門。
上述的輸出緩沖器，其特點(diǎn)在于所述的第一脈沖發(fā)生器包括一延遲組件、一緩沖閘及一與非門，該延遲組件由奇數(shù)個(gè)非門串接而成，該延遲組件與該緩沖閘的輸入端耦接至該信號(hào)輸入端，該延遲組件與該緩沖閘的輸出端耦接至該與非門。
上述的輸出緩沖器，其特點(diǎn)在于所述的第二脈沖發(fā)生器包括一延遲組件、一緩沖閘及一或非門，該延遲組件由奇數(shù)個(gè)非門串接而成，該延遲組件與該緩沖閘的輸入端耦接至該信號(hào)輸入端，該延遲組件與該緩沖閘的輸出端耦接至該或非門。
為了解決上述技術(shù)問題，本實(shí)用新型提供另一種可降低電源/接地彈跳噪聲的輸出緩沖器，配合一電源電壓與一接地電壓進(jìn)行運(yùn)作，其特征在于包含一輸出端；多個(gè)并聯(lián)于該電源電壓與該輸出端間的PMOS晶體管；多個(gè)并聯(lián)于該接地電壓與該輸出端間的NMOS晶體管；以及一控制電路，耦接至該多個(gè)PMOS晶體管與該多個(gè)NMOS晶體管的柵極，其中當(dāng)該輸出端由一低電平變至一高電平時(shí)，該控制電路開啟第一數(shù)量的PMOS晶體管，當(dāng)該輸出端維持在該高電平時(shí)，該控制電路開啟一第二數(shù)量的PMOS晶體管，而當(dāng)該輸出端由該高電平變至該低電平時(shí)，該控制電路開啟一第三數(shù)量的NMOS晶體管，當(dāng)該輸出端維持在該低電平時(shí)，該控制電路則開啟一第四數(shù)量的NMOS晶體管，其中該第一數(shù)量大于該第二數(shù)量，而該第三數(shù)量大于該第四數(shù)量。
上述的輸出緩沖器，其特點(diǎn)在于所述的控制電路包括一脈沖發(fā)生器，用以在該輸出端由該低電平變至該高電平的一第一時(shí)間之后，關(guān)閉部份PMOS晶體管。
上述的輸出緩沖器，其特點(diǎn)在于在該第一時(shí)間區(qū)段的結(jié)束點(diǎn)上，該輸出端上的一電壓值可接近但低于該高電平。
上述的輸出緩沖器，其特點(diǎn)在于所述的控制電路包括另一脈沖發(fā)生器，用以在該輸出端由該高電平變至該低電平的一第二時(shí)間之后，關(guān)閉部份NMOS晶體管。
上述的輸出緩沖器，其特點(diǎn)在于在該第二時(shí)間區(qū)段的結(jié)束點(diǎn)上，該輸出端上的一電壓接近但高于該低電平。
可見，本實(shí)用新型提出的可降低電源/接地彈跳噪聲的輸出緩沖器，當(dāng)輸出緩沖器的輸出狀態(tài)變化時(shí)，能在輸出端提供多個(gè)驅(qū)動(dòng)電流路徑或者放電電流路徑，使得輸出狀態(tài)可快速到達(dá)穩(wěn)定狀態(tài)，而當(dāng)輸出狀態(tài)為穩(wěn)態(tài)時(shí)，在輸出端提供高電阻路徑用以作為上拉或者下拉電阻以降低電源/接地彈跳噪聲。
現(xiàn)結(jié)合下列附圖
及具體實(shí)施例對(duì)本實(shí)用新型作詳細(xì)說明。
圖2為上述已知輸出緩沖器的電路示意圖。
圖3為本實(shí)用新型可降低電源/接地彈跳噪聲的輸出緩沖器的電路示意圖。
圖4為本實(shí)用新型輸出緩沖器內(nèi)各組件的動(dòng)作時(shí)序示意圖。
圖5a、圖5b為本實(shí)用新型脈沖發(fā)生器的電路實(shí)施例。
為了要在輸出緩沖器上得到高速的執(zhí)行成效，所以當(dāng)輸出端要轉(zhuǎn)換輸出狀態(tài)時(shí)，必須要提供較強(qiáng)的驅(qū)動(dòng)電流至輸出端，因此，本實(shí)用新型可在輸出端的狀態(tài)改變時(shí)提供多個(gè)電流路徑至輸出端，作為驅(qū)動(dòng)電流路徑或者放電電流路徑。而為了降低電源/接地彈跳噪聲，在輸出端到達(dá)穩(wěn)態(tài)時(shí)，提供一較大的上拉電阻或者下拉電阻至輸出端，因此輸出端在穩(wěn)態(tài)時(shí)不易因電源電壓或者接地電壓的變動(dòng)而被影響。
如圖3所示，為了提供較強(qiáng)的驅(qū)動(dòng)電流至輸出端，本實(shí)用新型提供了另一個(gè)PMOS晶體管mp3并聯(lián)于PMOS晶體管mp2，因此，當(dāng)輸入信號(hào)(Dp與Dn)由低電平轉(zhuǎn)換至高電平時(shí)，非門80的輸出由高電平轉(zhuǎn)換至低電平，因此PMOS晶體管mp2可被開啟。再者，脈沖發(fā)生器84收到輸入信號(hào)(Dp)由低電平轉(zhuǎn)換至高電平時(shí)，會(huì)輸出一第一時(shí)間的低電平，然后恢復(fù)至其正常電平(高電平)。而在脈沖發(fā)生器84輸出為低電平時(shí)，PMOS晶體管mp3也會(huì)開啟。因此，在輸入信號(hào)(Dp與Dn)由低電平轉(zhuǎn)換至高電平時(shí)，PMOS晶體管mp2與mp3將同時(shí)被開啟，因而可提供較強(qiáng)的驅(qū)動(dòng)電流，使得輸出狀態(tài)快速上拉至高電平的狀態(tài)。
同理，為了提供較強(qiáng)的放電電流路徑，本實(shí)用新型提供另一個(gè)NMOS晶體管mn3并聯(lián)于NMOS晶體管mn2，因此，輸入信號(hào)(Dp與Dn)由高電平轉(zhuǎn)換至低電平時(shí)，非門82的輸出由低電平轉(zhuǎn)換至高電平，因此NMOS晶體管mp2可被開啟。再者，脈沖發(fā)生器86收到輸入信號(hào)(Dn)由高電平轉(zhuǎn)換至低電平時(shí)，其會(huì)輸出一第二時(shí)間的高電平，然后恢復(fù)至其正常電平(低電平)。而在脈沖發(fā)生器86輸出為高電平時(shí)，NMOS晶體管mn3也會(huì)開啟。因此，在輸入信號(hào)(Dp與Dn)由高電平轉(zhuǎn)換至低電平時(shí)NMOS晶體管mn2與mn3同時(shí)被開啟，因而可提供較強(qiáng)的放電電流路路徑。
圖4所示為本實(shí)用新型輸出緩沖器內(nèi)各組件的動(dòng)作時(shí)序圖。假設(shè)在t0時(shí)，輸入信號(hào)(Dp與Dn)狀態(tài)由高電平變?yōu)榈碗娖?，此時(shí)，NMOS晶體管mn2與mn3同時(shí)開啟，因此輸出緩沖器具有多個(gè)放電電流路徑得以快速的將輸出端狀態(tài)由高電平變至低電平。經(jīng)過第二時(shí)間后NMOS晶體管mn3會(huì)關(guān)閉，此時(shí)僅剩下NMOS晶體管mn2開啟。同理，在t1時(shí)，輸入信號(hào)(Dp與Dn)狀態(tài)由低電平變?yōu)楦唠娖?，此時(shí)，PMOS晶體管mp2與mp3同時(shí)開啟，因此輸出緩沖器具有多個(gè)充電電流路徑得以快速的將輸出端狀態(tài)由低電平變至高電平。經(jīng)過第一時(shí)間后PMOS晶體管mp3會(huì)關(guān)閉，此時(shí)僅剩下PMOS晶體管mp2開啟。
依照本實(shí)施例，MOS晶體管mp2與mn2設(shè)計(jì)為具有較小的信道寬度，也即其具有較高的等效電阻值。而第一時(shí)間與第二時(shí)間的設(shè)定皆可根據(jù)實(shí)際情況來設(shè)計(jì)。在本實(shí)施例中，當(dāng)輸出狀態(tài)升高至高電平或者降到低電平之前即可關(guān)閉PMOS晶體管mp3或者NMOS晶體管mn3。因此，在輸入信號(hào)狀態(tài)轉(zhuǎn)換時(shí)，會(huì)有多個(gè)電流路徑來提供驅(qū)動(dòng)電流或者放電電流，所以輸出端的傳輸速度可以提升。而在輸入輸出端到達(dá)穩(wěn)態(tài)時(shí)，由于僅剩下一個(gè)高等效電阻的PMOS晶體管mp2或者NMOS晶體管mn2來作為上拉或者下拉功能的電阻，因此，當(dāng)電源電壓或者接地電壓由于其它輸出緩沖器狀態(tài)改變時(shí)所導(dǎo)致的電壓波動(dòng)時(shí)，本實(shí)用新型的輸出緩沖器受到影響的影響不太。也就是說，本實(shí)用新型的輸出緩沖器能夠有效的降低電源/接地彈跳噪聲。
當(dāng)然，為了要提供更強(qiáng)大的驅(qū)動(dòng)電流以及放電電流路徑，本實(shí)用新型并不限定PMOS晶體管與NMOS晶體管的并聯(lián)數(shù)目。設(shè)計(jì)者當(dāng)可根據(jù)輸出緩沖器所需的特性來決定并聯(lián)的PMOS晶體管與NMOS晶體管的數(shù)目以及其關(guān)閉的次序。
圖5a、圖5b所示為脈沖發(fā)生器84與86的一電路實(shí)施例。圖5a為產(chǎn)生第一時(shí)間低電平的脈沖發(fā)生器。輸入信號(hào)(Dp)輸入至延遲組件(其可由奇數(shù)個(gè)非門串接而成)842與緩沖閘846，而延遲組件842與緩沖閘846的輸出端耦接至與非門848，因此，在正常狀態(tài)，與非門848的輸出為高電平，僅有在輸入信號(hào)(Dp)由低電平變至高電平時(shí)，與非門848可輸出第一時(shí)間的低電平，之后又恢復(fù)為高電平，而第一時(shí)間的長度可由增減延遲組件內(nèi)非門的數(shù)目來決定。
圖5b為產(chǎn)生第二時(shí)間高電平的脈沖發(fā)生器。輸入信號(hào)(Dn)輸入至延遲組件(其可由奇數(shù)個(gè)非門串接而成)862與緩沖閘866，而延遲組件862與緩沖閘866的輸出端耦接至或非門868，因此，在正常狀態(tài)，或非門868的輸出為低電平，僅有在輸入信號(hào)(Dn)由高電平變至低電平時(shí)，或非門868可輸出第二時(shí)間的高電平，之后又恢復(fù)為低電平，而第二時(shí)間的長度也可由增減延遲組件內(nèi)非門的數(shù)目來決定。
綜上所述，可見本實(shí)用新型的優(yōu)點(diǎn)在于提出了一可降低電源/接地彈跳噪聲的輸出緩沖器。當(dāng)輸出緩沖器的輸出狀態(tài)變化時(shí)，在輸出端提供多個(gè)驅(qū)動(dòng)電流路徑或者放電電流路徑，使得輸出狀態(tài)可快速到達(dá)穩(wěn)定狀態(tài)。
本實(shí)用新型的又一優(yōu)點(diǎn)在于提出了一可降低電源/接地彈跳噪聲的輸出緩沖器。當(dāng)輸出狀態(tài)為穩(wěn)態(tài)時(shí)，在輸出端提供高電阻路徑用以作為上拉或者下拉電阻以降低電源/接地彈跳噪聲。
雖然本實(shí)用新型已以較佳實(shí)施例公開如上，然其并非用以限定本實(shí)用新型，熟習(xí)該技術(shù)的人士在本實(shí)用新型基礎(chǔ)上所作的等同變化和修飾，都應(yīng)在本專利申請(qǐng)的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種可降低電源/接地彈跳噪聲的輸出緩沖器，具有信號(hào)輸入端、信號(hào)輸出端、電源電壓端及接地電壓端，其特征在于包含多個(gè)并聯(lián)于該電源電壓與該信號(hào)輸出端間的PMOS晶體管；多個(gè)并聯(lián)于該接地電壓與該信號(hào)輸出端間的NMOS晶體管；以及一控制電路，耦接于該信號(hào)輸入端，包括一可在該信號(hào)輸出端電平變換及維持狀態(tài)輸出開啟控制信號(hào)的第一控制單元和一僅在該信號(hào)輸出端電平變換時(shí)輸出一時(shí)間段開啟控制信號(hào)的第二控制單元，該第一控制單元耦接至該多個(gè)PMOS晶體管及該多個(gè)NMOS晶體管中一部分晶體管的柵極，該第二控制單元耦接至該多個(gè)PMOS晶體管及該多個(gè)NMOS晶體管中另一部分晶體管的柵極。
2.如權(quán)利要求1所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其特征在于所述的第二控制單元為一第一脈沖發(fā)生器，耦接至該多個(gè)PMOS晶體管中一部分晶體管的柵極。
3.如權(quán)利要求1或2所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其特征在于所述的第二控制單元為一第二脈沖發(fā)生器，耦接至該多個(gè)NMOS晶體管中一部分晶體管的柵極。
4.如權(quán)利要求1所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其特征在于所述的第一控制單元為一非門。
5.如權(quán)利要求2所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其特征在于所述的第一脈沖發(fā)生器包括一延遲組件、一緩沖閘及一與非門，該延遲組件由奇數(shù)個(gè)非門串接而成，該延遲組件與該緩沖閘的輸入端耦接至該信號(hào)輸入端，該延遲組件與該緩沖閘的輸出端耦接至該與非門。
6.如權(quán)利要求3所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其特征在于所述的第二脈沖發(fā)生器包括一延遲組件、一緩沖閘及一或非門，該延遲組件由奇數(shù)個(gè)非門串接而成，該延遲組件與該緩沖閘的輸入端耦接至該信號(hào)輸入端，該延遲組件與該緩沖閘的輸出端耦接至該或非門。
7.一種可降低電源/接地彈跳噪聲的輸出緩沖器，配合一電源電壓與一接地電壓進(jìn)行運(yùn)作，其特征在于包含一輸出端；多個(gè)并聯(lián)于該電源電壓與該輸出端間的PMOS晶體管；多個(gè)并聯(lián)于該接地電壓與該輸出端間的NMOS晶體管；以及一控制電路，耦接至該多個(gè)PMOS晶體管與該多個(gè)NMOS晶體管的柵極，其中當(dāng)該輸出端由一低電平變至一高電平時(shí)，該控制電路開啟第一數(shù)量的PMOS晶體管，當(dāng)該輸出端維持在該高電平時(shí)，該控制電路開啟一第二數(shù)量的PMOS晶體管，而當(dāng)該輸出端由該高電平變至該低電平時(shí)，該控制電路開啟一第三數(shù)量的NMOS晶體管，當(dāng)該輸出端維持在該低電平時(shí)，該控制電路則開啟一第四數(shù)量的NMOS晶體管，其中該第一數(shù)量大于該第二數(shù)量，而該第三數(shù)量大于該第四數(shù)量。
8.如權(quán)利要求7所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其特征在于所述的控制電路包括一脈沖發(fā)生器，用以在該輸出端由該低電平變至該高電平的一第一時(shí)間之后，關(guān)閉部份PMOS晶體管。
9.如權(quán)利要求7所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其特征在于所述的控制電路包括一脈沖發(fā)生器，用以在該輸出端由該高電平變至該低電平的一第二時(shí)間之后，關(guān)閉部份NMOS晶體管。
專利摘要本實(shí)用新型提出一種可降低電源/接地彈跳噪聲的輸出緩沖器，包含多個(gè)并聯(lián)于該電源電壓與該信號(hào)輸出端間的PMOS晶體管；多個(gè)并聯(lián)于該接地電壓與該信號(hào)輸出端間的NMOS晶體管；以及一控制電路，當(dāng)輸出緩沖器的輸出狀態(tài)變化時(shí)，在輸出端提供多個(gè)驅(qū)動(dòng)電流路徑或者放電電流路徑，使得輸出狀態(tài)可快速到達(dá)穩(wěn)定狀態(tài)，當(dāng)輸出狀態(tài)為穩(wěn)態(tài)時(shí)，在輸出端提供高電阻路徑用以作為上拉或者下拉電阻用以降低電源/接地彈跳噪聲。
文檔編號(hào)H03K19/0175GK2529453SQ02208118
公開日2003年1月1日 申請(qǐng)日期2002年3月20日 優(yōu)先權(quán)日2002年3月20日
發(fā)明者張棋 申請(qǐng)人:威盛電子股份有限公司