本實施方式涉及電壓產(chǎn)生電路。

背景技術(shù)：

在電壓產(chǎn)生電路中，為了減少升壓電路(charge pump circuit，電荷泵電路)的輸出中的紋波(ripple)，提出了通過運(yùn)算放大器(operational amplifier)來控制升壓時鐘以及初始充電電壓的電源電壓的方法。

現(xiàn)有技術(shù)文獻(xiàn)

專利文獻(xiàn)1：日本特開2006-014581號公報

專利文獻(xiàn)2：日本特開2010-004717號公報

專利文獻(xiàn)3：日本特開2008-086165號公報

專利文獻(xiàn)4：日本特開平08-190437號公報

技術(shù)實現(xiàn)要素：

發(fā)明要解決的技術(shù)問題

提供一種減少輸出電壓的過沖(overshoot)的電壓產(chǎn)生電路。

用于解決問題的技術(shù)方案

本實施方式的電壓產(chǎn)生電路，具備：電荷泵電路，其對被輸入到第1節(jié)點的電壓進(jìn)行升壓，向第2節(jié)點輸出第1信號；運(yùn)算放大器，其接收第1基準(zhǔn)電壓和對所述第2節(jié)點的電壓進(jìn)行了分壓后的第1電壓，向第3節(jié)點輸出第2信號；第1晶體管，其柵極連接于所述第3節(jié)點，一端連接于電源，另一端連接于所述第1節(jié)點；邏輯電路，其檢測所述第2節(jié)點的電壓，輸出第3信號；以及充電電路，其接收所述第3信號，對所述第3節(jié)點的電壓進(jìn)行充電。

附圖說明

圖1是表示第1實施方式涉及的半導(dǎo)體存儲裝置的構(gòu)成的框圖。

圖2是表示第1實施方式涉及的電壓產(chǎn)生電路的構(gòu)成的框圖。

圖3是表示圖2所示的充電電路以及鎖存電路的構(gòu)成的框圖。

圖4是表示由圖3所示的鎖存電路輸出的各信號的真值的圖。

圖5是表示第1實施方式涉及的電壓產(chǎn)生電路的工作的時序圖。

圖6是表示比較例涉及的電壓產(chǎn)生電路的構(gòu)成的框圖。

圖7是表示比較例涉及的電壓產(chǎn)生電路的工作的時序圖。

圖8是表示第2實施方式涉及的電壓產(chǎn)生電路的構(gòu)成的框圖。

圖9是表示圖8所示的放電電路以及鎖存電路的構(gòu)成的框圖。

圖10是表示第2實施方式涉及的電壓產(chǎn)生電路的工作的時序圖。

標(biāo)號的說明

20…電荷泵電路，30…限制電路，34、35…比較器，37…運(yùn)算放大器，40…充電電路，41、62、63、64、82，83、84…NAND門，42、43…PMOS晶體管，50…時鐘控制電路，60、80…鎖存電路、61、81…OR門，70…放電電路，71…NOR門，72…NMOS晶體管，90…調(diào)節(jié)晶體管。

具體實施方式

以下參照附圖來說明本實施方式。在附圖中，對相同部分標(biāo)注相同的參照標(biāo)號。另外，根據(jù)需要來進(jìn)行重復(fù)的說明。

<第1實施方式>

使用圖1至圖7對第1實施方式涉及的電壓產(chǎn)生電路進(jìn)行說明。在第1實施方式中，設(shè)置有充電電路(charge up circuit)40。充電電路40檢測電荷泵電路20的輸出電壓(信號VX2的電壓)是否達(dá)到了某電壓。并且，充電電路40將調(diào)節(jié)晶體管90的柵極電壓快速充電至期望的電平。由此，能夠抑制電荷泵電路20的輸出電壓的進(jìn)一步上升，能夠減少信號VX2的過沖。以下對第1實施方式進(jìn)行詳細(xì)說明。

[第1實施方式中的構(gòu)成]

以下，使用圖1至圖4對第1實施方式涉及的電壓產(chǎn)生電路的構(gòu)成進(jìn)行說明。

如圖1所示，半導(dǎo)體存儲裝置(存儲器)具備存儲器單元陣列1、位線控制電路2、列譯碼器3、數(shù)據(jù)緩沖器4、數(shù)據(jù)輸入輸出端子5、字線控制電路6、控制電路7、控制信號輸入端子8以及電壓產(chǎn)生電路9。

此外，這些各功能塊并非必須如此進(jìn)行區(qū)分。例如，也可以是一部分功能通過與以下的說明中所例示的功能塊不同的功能塊來執(zhí)行。進(jìn)而，也可以將例示的功能塊分割成進(jìn)一步細(xì)分的功能子塊。并非通過由哪個功能塊進(jìn)行特定來限定實施方式。

另外，以下，以半導(dǎo)體存儲裝置為NAND型閃速存儲器的情況為例進(jìn)行說明，但不限于此。

存儲器單元陣列1包括多個塊(block)。各塊包括多個存儲器單元、多條字線以及多條位線等。多個存儲器單元存儲數(shù)據(jù)。各塊包括多個頁。多個頁由多個存儲器單元構(gòu)成。這些多個存儲器單元與同一字線電連接。另外，各塊包括NAND串。NAND串由電流路徑串聯(lián)連接的多個存儲器單元構(gòu)成。存儲器單元陣列1與位線控制電路2、字線控制電路6、控制電路7以及電壓產(chǎn)生電路9電連接。

位線控制電路2經(jīng)由位線讀出存儲器單元陣列1內(nèi)的存儲器單元的數(shù)據(jù)。另外，位線控制電路2經(jīng)由位線對存儲器單元陣列1內(nèi)的存儲器單元施加寫入(編程)所需的電壓來向存儲器單元寫入數(shù)據(jù)。位線控制電路2與列譯碼器3、數(shù)據(jù)緩沖器4以及控制電路7電連接。

位線控制電路2包括讀出放大器以及數(shù)據(jù)存儲電路等(未圖示)。由列譯碼器3來選擇特定的數(shù)據(jù)存儲電路。存儲器單元的數(shù)據(jù)被讀出到所選擇出的數(shù)據(jù)存儲電路中，并經(jīng)由數(shù)據(jù)緩沖器4從數(shù)據(jù)輸入輸出端子5向存儲器的外部輸出。數(shù)據(jù)輸入輸出端子5連接于存儲器外部的裝置(例如主機(jī)、存儲器控制器等)。數(shù)據(jù)輸入輸出端子5接收各種命令COM以及地址ADD。各種命令COM以及地址ADD控制NAND型閃速存儲器的工作。另外，數(shù)據(jù)輸入輸出端子5接收和/或輸出數(shù)據(jù)DT。寫入數(shù)據(jù)DT被輸入到數(shù)據(jù)輸入輸出端子5。并且，寫入數(shù)據(jù)DT經(jīng)由數(shù)據(jù)緩沖器4被供給到由列譯碼器3選擇出的數(shù)據(jù)存儲電路。命令COM以及地址ADD被供給到控制電路7。讀出放大器對位線上的電位進(jìn)行放大。

字線控制電路6按照控制電路7的控制來選擇存儲器單元陣列1內(nèi)的字線。另外，字線控制電路6從電壓產(chǎn)生電路9接收讀出、寫入或擦除所需的電壓。字線控制電路6將這些電壓施加于所選擇出的字線。

控制電路7與存儲器單元陣列1、位線控制電路2、列譯碼器3、數(shù)據(jù)緩沖器4、字線控制電路6以及電壓產(chǎn)生電路9電連接，對它們進(jìn)行控制?？刂齐娐?與控制信號輸入端子8電連接?？刂齐娐?受從外部經(jīng)由控制信號輸入端子8輸入的ALE(地址鎖存使能)信號等控制信號控制。另外，控制電路7向電壓產(chǎn)生電路9輸出控制信號，控制電壓產(chǎn)生電路9。

電壓產(chǎn)生電路9按照控制電路7的控制，在寫入、讀出以及擦除等的各工作中，向存儲器單元陣列1以及字線控制電路6等提供所需電壓。電壓產(chǎn)生電路9構(gòu)成為能夠生成這樣的各種電壓。關(guān)于該電壓產(chǎn)生電路9的構(gòu)成的詳細(xì)情況，后面使用圖2進(jìn)行敘述。

如圖2所示，電壓產(chǎn)生電路9具備電荷泵電路20、限制電路30、運(yùn)算放大器37、充電電路40、時鐘控制電路50、鎖存電路60以及調(diào)節(jié)晶體管90。

電荷泵電路20從時鐘控制電路50接收時鐘CLK。電荷泵電路20按照時鐘CLK對從調(diào)節(jié)晶體管90轉(zhuǎn)送的電壓進(jìn)行升壓。并且，電荷泵電路20將升壓后的電壓作為信號VX2而從輸出端子(輸出節(jié)點)輸出。該信號VX2作為寫入、讀出以及擦除等所需的電壓而被輸出。

節(jié)點MON1是對輸出節(jié)點的信號VX2進(jìn)行了分壓后的節(jié)點。將該節(jié)點MON1的電壓(由電阻元件31～33進(jìn)行了分壓后的電壓)稱為Vmon1。另外，節(jié)點MON2是對輸出節(jié)點的信號VX2進(jìn)行了分壓后的節(jié)點。將該節(jié)點MON2的電壓(由電阻元件31～33進(jìn)行了分壓后的電壓)稱為Vmon2。

運(yùn)算放大器37具有第1輸入端子和第2輸入端子。在第1輸入端子被輸入節(jié)點MON1的電壓Vmon1。在第2輸入端子被輸入第1基準(zhǔn)電壓VREF1。運(yùn)算放大器37對第1基準(zhǔn)電壓VREF1和電壓Vmon1進(jìn)行比較，生成調(diào)節(jié)信號REGL。

另外，運(yùn)算放大器37與電源電壓VCC以及接地電位電連接。運(yùn)算放大器37在電壓Vmon1比第1基準(zhǔn)電壓VREF1小的情況下將調(diào)節(jié)信號REGL以放電的方式進(jìn)行輸出，在電壓Vmon1比第1基準(zhǔn)電壓VREF1大的情況下將調(diào)節(jié)信號REGL以充電的方式進(jìn)行輸出。

對于調(diào)節(jié)晶體管(PMOS晶體管)90，在柵極被輸入調(diào)節(jié)信號REGL，電流路徑的一端連接于電源電壓，另一端連接于電荷泵電路20的輸入端子(輸入節(jié)點)。調(diào)節(jié)晶體管90按照調(diào)節(jié)信號REGL，向電荷泵電路20轉(zhuǎn)送電壓。

限制電路30檢測信號VX2的電平(電壓)，根據(jù)該電平來輸出標(biāo)志FLG1、FLG2。限制電路30具備電阻元件31～33以及比較器34、35。

電阻元件31的一端與電荷泵電路20的輸出端子電連接，另一端與節(jié)點MON2電連接。電阻元件32的一端與節(jié)點MON2電連接，另一端與節(jié)點MON1電連接。電阻元件33的一端與節(jié)點MON1電連接，另一端與接地電位電連接。

比較器34具有第1輸入端子和第2輸入端子。在第1輸入端子被輸入節(jié)點MON1的電壓Vmon1。在第2輸入端子被輸入第1基準(zhǔn)電壓VREF1。比較器34對第1基準(zhǔn)電壓VREF1和電壓Vmon1進(jìn)行比較，輸出標(biāo)志FLG1。比較器34在電壓Vmon1比第1基準(zhǔn)電壓VREF1小的情況下將標(biāo)志FLG1輸出為‘H’電平，在電壓Vmon1比第1基準(zhǔn)電壓VREF1大的情況下將標(biāo)志FLG1輸出為‘L’電平。

比較器35具有第1輸入端子和第2輸入端子。在第1輸入端子被輸入節(jié)點MON2的電壓Vmon2。在第2輸入端子被輸入第2基準(zhǔn)電壓VREF2(VREF1與VREF2相等，但并不限定于此，也可以不同。)。比較器35對第2基準(zhǔn)電壓VREF2和電壓Vmon2進(jìn)行比較，輸出標(biāo)志FLG2。比較器35在電壓Vmon2比第2基準(zhǔn)電壓VREF2小的情況下將標(biāo)志FLG2輸出為‘H’電平，在電壓Vmon2比第2基準(zhǔn)電壓VREF2大的情況下將標(biāo)志FLG2輸出為‘L’電平。

鎖存電路60對從限制電路30(比較器34、35)輸入的標(biāo)志FLG1、FLG2進(jìn)行鎖存，按照這些標(biāo)志FLG1、FLG2來輸出信號OUT1。鎖存電路60在標(biāo)志FLG1、FLG2都變?yōu)椤瓾’電平時，成為復(fù)位狀態(tài)(待命(standby)狀態(tài))。然后，鎖存電路60在標(biāo)志FLG1、FLG2都變?yōu)椤甃’電平時，僅在適當(dāng)?shù)钠陂g將信號OUT1輸出為‘H’。適當(dāng)?shù)钠陂g是指到輸出電壓變?yōu)楸葮?biāo)志FLG2檢測電平小為止、即到標(biāo)志FLG2變?yōu)椤瓾’電平為止的期間。作為這樣的鎖存電路60，例如使用SR(Set-Reset，置位-復(fù)位)觸發(fā)器電路。后面使用圖3來敘述鎖存電路60的構(gòu)成的詳細(xì)情況。

充電電路40具備輸入端子和輸出端子。在輸入端子被輸入信號OUT1。輸出端子與運(yùn)算放大器37的輸出端子電連接。即，充電電路40按照從鎖存電路60輸入的信號OUT1，對調(diào)節(jié)晶體管90的柵極電壓進(jìn)行充電。后面使用圖3來敘述充電電路40的構(gòu)成的詳細(xì)情況。

時鐘控制電路50按照從鎖存電路60輸入的信號OUT1，生成并輸出時鐘CLK。時鐘控制電路50在信號OUT1為‘L’電平的情況下輸出快的時鐘CLK信號，在信號OUT1為‘H’電平的情況下輸出慢的時鐘CLK信號。

如圖3所示，鎖存電路60具備OR門61以及NAND門62-64。

OR門61對所輸入的標(biāo)志FLG1和標(biāo)志FLG2進(jìn)行OR運(yùn)算，將其結(jié)果作為信號SET1進(jìn)行輸出。NAND門62對所輸入的標(biāo)志FLG1和標(biāo)志FLG2進(jìn)行NAND運(yùn)算，將其結(jié)果作為信號RST1進(jìn)行輸出。NAND門63對從OR門61輸入的信號SET1和從NAND門64輸入的信號進(jìn)行NAND運(yùn)算，將其結(jié)果作為信號OUT1進(jìn)行輸出。NAND門64對從NAND門62輸入的信號RST1和從NAND門63輸入的信號OUT1進(jìn)行NAND運(yùn)算，輸出其結(jié)果。

如圖4所示，根據(jù)NAND門63、64，在信號SET1為‘L(0)’電平且信號RST1為‘H(1)’電平的情況下，信號OUT1被輸出為‘H(1)’電平。另外，根據(jù)NAND門63、64，在信號SET1為‘H(1)’電平且信號RST1為‘L(0)’電平的情況下，信號OUT1被輸出為‘L(0)’電平。另一方面，根據(jù)NAND門63、64，在信號SET1、RST1都為‘H(1)’電平的情況下，保持當(dāng)前的輸出狀態(tài)。

即，在標(biāo)志FLG1、FLG2都為‘L(0)’電平的情況下，信號OUT1被輸出為‘H(1)’電平。另外，在標(biāo)志FLG1、FLG2都為‘H(1)’電平的情況下，信號OUT1被輸出為‘L(0)’電平。另一方面，在標(biāo)志FLG1、FLG2的信號電平不同的情況下，保持當(dāng)前的輸出狀態(tài)。

再次，如圖3所示，充電電路40具備NAND門41、PMOS晶體管42、43、延遲電路44以及反相器(inverter)45。

延遲電路44使從鎖存電路60(NAND門63)輸入的信號OUT1延遲并輸出。延遲電路44使信號OUT1延遲例如10ns。反相器45將從延遲電路44輸入的信號進(jìn)行反轉(zhuǎn)而輸出信號/D_OUT1。NAND門41對從鎖存電路60(NAND門63)輸入的信號OUT1和從反相器45輸入的信號/D_OUT1進(jìn)行NAND運(yùn)算，將其結(jié)果作為信號CHGUP進(jìn)行輸出。對于PMOS晶體管42，在柵極被輸入信號CHGUP，電流路徑的一端連接于電源電壓。PMOS晶體管43的電流路徑的一端連接于PMOS晶體管42的電流路徑的另一端。另外，PMOS晶體管43的柵極以及電流路徑的另一端連接于運(yùn)算放大器37的輸出端子(輸出節(jié)點)。

[第1實施方式中的工作]

以下，使用圖5對第1實施方式涉及的電壓產(chǎn)生電路的工作進(jìn)行說明。

在此，示出了如下工作：在電荷泵20的輸出電壓(信號VX2的電壓)由于電容負(fù)載(例如，位線驅(qū)動器的負(fù)載)而從某電壓(調(diào)節(jié)電平(regulation level)，標(biāo)志FLG1檢測電平，例如3.9V)以及標(biāo)志FLG2檢測電平下降了時，充電電路40使輸出電壓從該狀態(tài)恢復(fù)到某電壓。

此外，在信號VX2的電壓為某電壓時，調(diào)節(jié)信號REGL的電壓成為電壓Vcc-Vtp左右。在此，電壓Vtp是調(diào)節(jié)晶體管90的閾值電壓。

首先，對運(yùn)算放大器37的工作進(jìn)行說明。

如圖5所示，在時刻T1，當(dāng)電荷泵20的輸出電壓(信號VX2的電壓)由于電容負(fù)載而從某電壓下降時，運(yùn)算放大器37檢測到該情況。即，運(yùn)算放大器37檢測到對信號VX2的電壓進(jìn)行了分壓后的節(jié)點MON1的電壓Vmon1變?yōu)楸鹊?基準(zhǔn)電壓VREF1小。然后，運(yùn)算放大器37將調(diào)節(jié)信號REGL的電壓從電壓Vcc-Vtp向接地電位放電。其結(jié)果是，信號VX2的電壓上升。

然后，在時刻T4，當(dāng)信號VX2的電壓超過某電壓時，運(yùn)算放大器37檢測到該情況。即，運(yùn)算放大器37檢測到對信號VX2的電壓進(jìn)行了分壓后的節(jié)點MON1的電壓Vmon1變?yōu)楸鹊?基準(zhǔn)電壓VREF1大。然后，運(yùn)算放大器37將調(diào)節(jié)信號REGL的電壓充電到電壓Vcc-Vtp。其結(jié)果是，信號VX2的電壓成為某電壓。

此時，為了減少信號VX2的電壓的過沖，與運(yùn)算放大器37并行地，通過比較器34、35、鎖存電路60以及充電電路40，進(jìn)行以下的工作。

在時刻T1，比較器34檢測到對信號VX2的電壓進(jìn)行了分壓后的節(jié)點MON1的電壓Vmon1變?yōu)楸鹊?基準(zhǔn)電壓VREF1小。然后，比較器34將標(biāo)志FLG1輸出為‘H’電平。

另外，比較器35檢測到對信號VX2的電壓進(jìn)行了分壓后的節(jié)點MON2的電壓Vmon2變?yōu)楸鹊?基準(zhǔn)電壓VREF2小。然后，比較器35將標(biāo)志FLG2輸出為‘H’電平。

OR門61通過被輸入‘H’電平的標(biāo)志FLG1、FLG2，將信號SET1輸出為‘H’電平。另外，NAND門62通過被輸入‘H’電平的標(biāo)志FLG1、FLG2，將信號RST1輸出為‘L’電平。然后，通過向NAND門63輸入‘H’電平的信號SET1、且向NAND門64輸入‘L’電平的信號RST1，鎖存電路60(NAND門63)將信號OUT1輸出為‘L’電平。

接著，在時刻T2，反相器45將由延遲電路44延遲后的‘L’電平的信號OUT1進(jìn)行反轉(zhuǎn)，將信號/D_OUT1輸出為‘H’電平。

接著，在時刻T3，比較器35檢測到對信號VX2的電壓進(jìn)行了分壓后的節(jié)點MON2的電壓Vmon2變?yōu)楸鹊?基準(zhǔn)電壓VREF2大。然后，比較器35將標(biāo)志FLG2輸出為‘L’電平。

NAND門62通過被輸入‘H’電平的標(biāo)志FLG1以及‘L’電平的標(biāo)志FLG2，將信號RST1輸出為‘H’電平。此時，雖然向NAND門63輸入了‘H’電平的信號SET1、且向NAND門64輸入了‘H’電平的信號RST1，但鎖存電路60(NAND門63)保持輸出狀態(tài)。即，將信號OUT1繼續(xù)輸出為‘L’電平。

然后，在時刻T4，比較器34檢測到對信號VX2的電壓進(jìn)行了分壓后的節(jié)點MON1的電壓Vmon1變?yōu)楸鹊?基準(zhǔn)電壓VREF1大。然后，比較器34將標(biāo)志FLG1輸出為‘L’電平。

OR門61通過被輸入‘L’電平的標(biāo)志FLG1、FLG2，將信號SET1輸出為‘L’電平。此時，通過向NAND門63輸入‘L’電平的信號SET1、且向NAND門64輸入‘H’電平的信號RST1，鎖存電路60(NAND門63)將信號OUT1輸出為‘H’電平。

NAND門41通過被輸入‘H’電平的信號OUT1以及‘H’電平的信號/D_OUT1，將信號CHGUP輸出為‘L’電平。由此，PMOS晶體管42導(dǎo)通。另外，由于運(yùn)算放大器37的輸出端子的電壓(調(diào)節(jié)信號REGL的電壓)為比電壓Vcc-Vtp低的電平，因此PMOS晶體管43導(dǎo)通。因此，運(yùn)算放大器37的輸出端子經(jīng)由PMOS晶體管42、43而向電源電壓VCC導(dǎo)通。其結(jié)果是，調(diào)節(jié)信號REGL的電壓被快速充電至電壓Vcc-Vtp。

當(dāng)調(diào)節(jié)信號REGL的電壓達(dá)到電壓Vcc-Vtp時，信號VX2的電壓超過某電壓而上升這一情況停止。即，通過將調(diào)節(jié)信號REGL的電壓快速升壓至電壓Vcc-Vtp，能夠減少信號VX2的電壓的過沖。

此外，雖然圖3中未示出，但從鎖存電路60輸出的‘H’電平的信號OUT1被輸入到時鐘控制電路50。時鐘控制電路50按照該‘H’電平的信號OUT1，使時鐘CLK變慢。由此，能夠抑制由電荷泵20進(jìn)行的升壓工作。

然后，在時刻T5，反相器45將由延遲電路44延遲后的‘H’電平的信號OUT1進(jìn)行反轉(zhuǎn)，將信號/D_OUT1輸出為‘L’電平。

NAND門41接收‘H’電平的信號OUT1以及‘L’電平的信號/D_OUT1，將信號CHGUP輸出為‘H’電平。由此，PMOS晶體管42截止。此外，PMOS晶體管42導(dǎo)通的時間(信號CHGUP為‘L’電平的時間)是延遲電路44的延遲時間，例如為10ns。

如此，第1實施方式的電壓產(chǎn)生電路的工作完成。

此外，上述的比較器34、35、鎖存電路60以及充電電路40的工作，在信號VX2的電壓不僅從標(biāo)志FLG1檢測電平(某電壓)還從標(biāo)志FLG2檢測電平下降了的情況下進(jìn)行。即，在信號VX2的電壓的下降比標(biāo)志FLG1檢測電平小且比標(biāo)志FLG2檢測電平大的情況下，不進(jìn)行上述工作。這是因為：對于在信號VX2的電壓在某電壓附近輕微地上升以及下降時將信號VX2的電壓調(diào)整為某電壓，通過由運(yùn)算放大器37進(jìn)行控制就足夠。

[第1實施方式的效果]

如圖6所示，比較例涉及的電壓產(chǎn)生電路9不具有充電電路40。因此，如圖7所示，在比較例涉及的電壓產(chǎn)生電路9中，信號VX2的電壓在恢復(fù)(recovery)時會產(chǎn)生過沖。

更具體而言，如圖7所示，在比較例中，在時刻T11，運(yùn)算放大器37檢測到對信號VX2的電壓進(jìn)行了分壓后的節(jié)點MON1的電壓Vmon1變?yōu)楸鹊?基準(zhǔn)電壓VREF1小。然后，運(yùn)算放大器37將調(diào)節(jié)信號REGL的電壓從電壓Vcc-Vtp放電。其結(jié)果是，調(diào)節(jié)晶體管90以使信號VX2的電壓升壓到某電壓的方式進(jìn)行工作。由此，信號VX2的電壓上升。

然后，在時刻T12，運(yùn)算放大器37檢測到對信號VX2的電壓進(jìn)行了分壓后的節(jié)點MON1的電壓Vmon1變?yōu)楸鹊?基準(zhǔn)電壓VREF1大。

然后，在時刻T13，運(yùn)算放大器37將調(diào)節(jié)信號REGL的電壓充電到電壓Vcc-Vtp。其結(jié)果是，調(diào)節(jié)晶體管90以使信號VX2的電壓成為某電壓的方式進(jìn)行工作。

此時，由于相對于運(yùn)算放大器37的驅(qū)動能力而言負(fù)載(調(diào)節(jié)晶體管90)非常大，因此無法控制為僅通過運(yùn)算放大器37將調(diào)節(jié)信號REGL的電壓充電到電壓Vcc-Vtp。因此，在比較例中，在信號VX2的電壓達(dá)到某電壓后，到將調(diào)節(jié)信號REGL的電壓充電到電壓Vcc-Vtp為止的時間(從時刻T12到T13的時間)變長。在該期間，由于信號VX2的電壓持續(xù)上升，因此會產(chǎn)生大的過沖。例如，信號VX2的電壓超過某電壓的3.9V而上升到了5.0V左右。其結(jié)果是，有時會超過輸出信號VX2或者以信號VX2為電源的晶體管(未圖示)的耐壓。

與此相對，根據(jù)第1實施方式，設(shè)置有充電電路40。充電電路40在檢測到信號VX2的電壓達(dá)到某電壓時，將調(diào)節(jié)晶體管90的柵極電壓快速充電至期望的電平。由此，能夠不使運(yùn)算放大器37的電流增加而將向電荷泵電路20輸入的電源電壓(調(diào)節(jié)晶體管所轉(zhuǎn)送的電壓)控制成下降。其結(jié)果是，能夠抑制信號VX2的電壓的上升，能夠減少信號VX2的電壓的過沖。例如，能夠?qū)⑿盘朧X2的電壓的過沖抑制在4.3V左右。

<第2實施方式>

使用圖8至圖10對第2實施方式涉及的電壓產(chǎn)生電路進(jìn)行說明。在第2實施方式中，進(jìn)一步設(shè)置有放電電路70。放電電路70在檢測到信號VX2的電壓從某電壓以及標(biāo)志FLG2檢測電平下降了時，將調(diào)節(jié)晶體管90的柵極電壓快速放電至期望的電平(接地電位)。由此，能夠?qū)⑿盘朧X2的電壓快速升壓至某電壓。以下，對第2實施方式進(jìn)行詳細(xì)說明。

此外，在第2實施方式中，對于與上述第1實施方式相同之處省略說明，主要對不同之處進(jìn)行說明。

[第2實施方式中的構(gòu)成]

以下，使用圖8以及圖9對第2實施方式涉及的電壓產(chǎn)生電路的構(gòu)成進(jìn)行說明。

如圖8所示，在第2實施方式中，與上述第1實施方式不同之處在于，電壓產(chǎn)生電路9具備鎖存電路80以及放電電路70。

鎖存電路80對從比較器34、35輸入的標(biāo)志FLG1、FLG2進(jìn)行鎖存，按照這些標(biāo)志FLG1、FLG2來輸出信號OUT1。作為這樣的鎖存電路80，例如使用SR(Set-Reset)觸發(fā)器電路。后面使用圖9來敘述鎖存電路80的構(gòu)成的詳細(xì)情況。

放電電路70具有輸入端子和輸出端子。在輸入端子被輸入信號OUT2。輸出端子與運(yùn)算放大器37的輸出端子電連接。即，放電電路70按照從鎖存電路80輸入的信號OUT2，對調(diào)節(jié)晶體管90的柵極電壓的電平進(jìn)行放電。后面使用圖9來敘述放電電路70的構(gòu)成的詳細(xì)情況。

如圖9所示，鎖存電路80具備OR門81以及NAND門82-84。

OR門81對所輸入的標(biāo)志FLG1和標(biāo)志FLG2進(jìn)行OR運(yùn)算，將其結(jié)果作為信號SET2進(jìn)行輸出。NAND門82對所輸入的標(biāo)志FLG1和標(biāo)志FLG2進(jìn)行NAND運(yùn)算，將其結(jié)果作為信號RST2進(jìn)行輸出。NAND門83對從OR門81輸入的信號SET2和從NAND門84輸入的信號進(jìn)行NAND運(yùn)算，將其結(jié)果作為信號OUT2進(jìn)行輸出。NAND門84對從NAND門82輸入的信號RST2和從NAND門83輸入的信號OUT2進(jìn)行NAND運(yùn)算，輸出其結(jié)果。

如此，鎖存電路80具有與鎖存電路60同樣的構(gòu)成。因此，如圖4所示，根據(jù)NAND門83、84，在信號SET2為‘L(0)’電平且信號RST2為‘H(1)’電平的情況下，信號OUT2被輸出為‘H(1)’電平。另外，根據(jù)NAND門83、84，在信號SET2為‘H(1)’電平且信號RST2為‘L(0)’電平的情況下，信號OUT2被輸出為‘L(0)’電平。另一方面，根據(jù)NAND門83、84，在信號SET2、RST2都為‘H(1)’電平的情況下，保持當(dāng)前的輸出狀態(tài)。

即，在標(biāo)志FLG1、FLG2都為‘L(0)’電平的情況下，信號OUT2被輸出為‘H(1)’電平。另外，在標(biāo)志FLG1、FLG2都為‘H(1)’電平的情況下，信號OUT2被輸出為‘L(0)’電平。另一方面，在標(biāo)志FLG1、FLG2的信號電平不同的情況(在本例中，標(biāo)志FLG1為‘H(1)’電平且標(biāo)志FLG2為‘L(0)’電平的情況)，保持當(dāng)前的輸出狀態(tài)。

再次，如圖9所示，放電電路70具備NOR門71、NMOS晶體管72、延遲電路74以及反相器75。

延遲電路74使從鎖存電路80(NAND門83)輸入的信號OUT2延遲并輸出。延遲電路74使信號OUT2延遲例如10ns。反相器75將從延遲電路74輸入的信號進(jìn)行反轉(zhuǎn)并輸出信號/D_OUT2。NOR門71對從鎖存電路80(NAND門83)輸入的信號OUT2和從反相器75輸入的信號/D_OUT2進(jìn)行NOR運(yùn)算，將其結(jié)果作為信號DISCHG進(jìn)行輸出。對于NMOS晶體管72，在柵極被輸入信號DISCHG，電流路徑的一端連接于接地電位，電流路徑的另一端連接于運(yùn)算放大器37的輸出端子。

[第2實施方式中的工作]

以下，使用圖10對第2實施方式涉及的電壓產(chǎn)生電路的工作進(jìn)行說明。

在此，與圖5同樣，示出了如下工作：在電荷泵20的輸出電壓(信號VX2的電壓)由于電容負(fù)載而從某電壓以及標(biāo)志FLG2檢測電平下降了時，使輸出電壓從該狀態(tài)恢復(fù)到某電壓。

如圖10所示，在時刻T21，當(dāng)電荷泵20的輸出電壓(信號VX2的電壓)由于電容負(fù)載而從某電壓下降時，運(yùn)算放大器37進(jìn)行與上述第1實施方式同樣的工作。即，運(yùn)算放大器37將調(diào)節(jié)信號REGL的電壓從電壓Vcc-Vtp放電。其結(jié)果是，信號VX2的電壓上升。

另一方面，比較器34檢測到對信號VX2的電壓進(jìn)行了分壓后的電壓Vmon1變?yōu)楸鹊?基準(zhǔn)電壓VREF1小。然后，比較器34將標(biāo)志FLG1輸出為‘H’電平。

另外，比較器35檢測到對信號VX2的電壓進(jìn)行了分壓后的電壓Vmon2變?yōu)楸鹊?基準(zhǔn)電壓VREF2(VREF1＝VREF2)小。然后，比較器35將標(biāo)志FLG2輸出為‘H’電平。

OR門81通過被輸入‘H’電平的標(biāo)志FLG1以及‘H’電平的標(biāo)志FLG2，將信號SET2輸出為‘H’電平。另外，NAND門82通過被輸入‘H’電平的標(biāo)志FLG1以及‘H’電平的標(biāo)志FLG2，將信號RST2輸出為‘L’電平。然后，通過向NAND門83輸入‘H’電平的信號SET2、且向NAND門84輸入‘L’電平的信號RST2，鎖存電路80(NAND門83)將信號OUT2輸出為‘L’電平。

NOR門71通過被輸入‘L’電平的信號OUT2以及‘L’電平的信號/D_OUT2，將信號DISCHG輸出為‘H’電平。由此，NMOS晶體管72導(dǎo)通。因此，運(yùn)算放大器37的輸出端子經(jīng)由NMOS晶體管72向接地電位導(dǎo)通。其結(jié)果是，調(diào)節(jié)信號REGL的電壓被快速放電至接地電位。

通過對調(diào)節(jié)信號REGL的電壓進(jìn)行快速放電，能夠?qū)π盘朧X2的電壓進(jìn)行快速升壓。因此，能夠使下降了的信號VX2的電壓在短時間恢復(fù)至某電壓。即，能夠使第2實施方式中的從時刻T21到后述的時刻T24為止的時間比第1實施方式中的從時刻T1到時刻T4為止的時間短。

接著，在時刻T22，反相器75將由延遲電路74延遲后的‘L’電平的信號OUT2進(jìn)行反轉(zhuǎn)，將信號/D_OUT2輸出為‘H’電平。

NOR門71通過被輸入‘L’電平的信號OUT2以及‘H’電平的信號/D_OUT2，將信號DISCHG輸出為‘L’電平。由此，NMOS晶體管72截止。此外，NMOS晶體管72導(dǎo)通的時間(信號DISCHG為‘H’電平的時間)是延遲電路74的延遲時間，例如為10ns。

接著，在時刻T23，比較器35檢測到對信號VX2的電壓進(jìn)行了分壓后的電壓Vmon2變?yōu)楸鹊?基準(zhǔn)電壓VREF2大。然后，比較器35將標(biāo)志FLG2輸出為‘L’電平。

NAND門82通過被輸入‘H’電平的標(biāo)志FLG1以及‘L’電平的標(biāo)志FLG2，將信號RST2輸出為‘H’電平。此時，雖然向NAND門83輸入了‘H’電平的信號SET2、且向NAND門83輸入了‘H’電平的信號RST2，但鎖存電路80(NAND門83)保持輸出狀態(tài)。即，將信號OUT2繼續(xù)輸出為‘L’電平。

然后，在時刻T24，比較器34檢測到對信號VX2的電壓進(jìn)行了分壓后的電壓Vmon1變?yōu)楸鹊?基準(zhǔn)電壓VREF1大。然后，比較器34將標(biāo)志FLG1輸出為‘L’電平。

OR門81通過被輸入‘L’電平的標(biāo)志FLG1以及‘L’電平的標(biāo)志FLG2，將信號SET2輸出為‘L’電平。此時，通過向NAND門83輸入‘L’電平的信號SET2、且向NAND門84輸入‘H’電平的信號RST2，鎖存電路80(NAND門83)將信號OUT2輸出為‘H’電平。

此外，在第2實施方式中，鎖存電路60以及充電電路40在從時刻T21到時刻T24的期間也與上述第1實施方式同樣地進(jìn)行工作。即，鎖存電路60以及充電電路40與鎖存電路80以及放電電路70并行地進(jìn)行工作。

如此，第2實施方式的電壓產(chǎn)生電路的工作完成。

[第2實施方式的效果]

根據(jù)第2實施方式，設(shè)置有放電電路70。放電電路70在檢測到信號VX2的電壓從某電壓以及標(biāo)志FLG2檢測電平下降了時，將調(diào)節(jié)晶體管90的柵極電壓快速放電至接地電位。由此，能夠?qū)㈦姾杀秒娐?0的電源電壓(調(diào)節(jié)晶體管所轉(zhuǎn)送的電壓)控制成上升。其結(jié)果是，能夠?qū)⑿盘朧X2的電壓快速升壓至某電壓。

對本發(fā)明的幾個實施方式進(jìn)行了說明，但這些實施方式是作為例子而提示的，沒有限定發(fā)明范圍的意圖。這些新的實施方式能夠以其它各種方式來實施，在不脫離發(fā)明主旨的范圍內(nèi)能夠進(jìn)行各種省略、替換、變更。這些實施方式及其變形包含在發(fā)明的范圍和/或主旨內(nèi)，并且包含在權(quán)利要求書所記載的發(fā)明及其等同的范圍內(nèi)。