半導體器件及制造其的方法
【專利摘要】一種半導體器件可以包括：襯底，提供在外圍區(qū)；第一絕緣柱和第二絕緣柱，形成在襯底中；以及柵電極，沿第一方向從第一絕緣柱之上延伸至第二絕緣柱之上；其中，柵電極包括第一刻蝕停止圖案和第二刻蝕停止圖案，其中，第一刻蝕停止圖案沿第一方向從柵電極內(nèi)部延伸至第一絕緣柱之上，以及其中，第二刻蝕停止圖案沿第一方向從柵電極內(nèi)部延伸至第二絕緣柱之上。
【專利說明】半導體器件及制造其的方法
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2015年3月25日提交的申請?zhí)枮?0-2015-0041377的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
技術(shù)領域
[0003]各種示例性實施例總體涉及一種半導體器件及制造其的方法，更具體地，涉及一種包括高壓晶體管的半導體器件及制造其的方法。
【背景技術(shù)】
[0004]—種半導體器件可以包括能夠儲存數(shù)據(jù)的存儲器件。存儲器件可以包括單元陣列區(qū)和外圍電路區(qū)。儲存數(shù)據(jù)的存儲單元可以設置在單元陣列區(qū)中。用于驅(qū)動存儲單元的外圍電路可以設置在外圍電路區(qū)中。
[0005]可以將高壓施加至存儲單元以驅(qū)動存儲單元。外圍電路可以包括高壓晶體管以供應高壓。高壓晶體管可以以各種方式設計以容許高壓的供應。

【發(fā)明內(nèi)容】

[0006]各種實施例是針對一種半導體器件及制造其的方法，所述半導體器件允許容易地制造尚壓晶體管。
[0007]根據(jù)實施例，一種半導體器件可以包括:襯底，包括在其中限定有源區(qū)的高壓晶體管區(qū)；絕緣柱，彼此分離并且形成在有源區(qū)中；柵電極，布置在襯底之上，其中柵電極的兩端分別與絕緣柱重疊；以及刻蝕停止圖案，掩埋在柵電極中并且分別與絕緣柱重疊。
[0008]根據(jù)實施例，一種半導體器件可以包括:襯底，包括單元陣列區(qū)和外圍區(qū)，其中外圍區(qū)包括有源區(qū)；絕緣柱，彼此分離并且形成在外圍區(qū)中的有源區(qū)中；柵電極，布置在襯底之上，并且其中柵電極的兩端分別與絕緣柱重疊；刻蝕停止圖案，掩埋在柵電極中并且分別與絕緣柱重疊；管型柵極，布置在單元陣列區(qū)中的襯底之上；管型溝槽，形成在管型柵極中；以及第一溝道部，形成在管型溝槽中。
[0009]根據(jù)實施例，一種半導體器件可以包括:襯底，提供在外圍區(qū)中；第一絕緣柱和第二絕緣柱，形成在襯底中；以及柵電極，沿第一方向從第一絕緣柱之上延伸至第二絕緣柱之上；其中，柵電極包括第一刻蝕停止圖案和第二刻蝕停止圖案，其中，第一刻蝕停止圖案沿第一方向從柵電極內(nèi)部延伸至第一絕緣柱之上，以及其中，第二刻蝕停止圖案沿第一方向從柵電極內(nèi)部延伸至第二絕緣柱之上。
[0010]根據(jù)實施例，一種制造半導體器件的方法可以包括:形成彼此分離且布置在襯底的高壓晶體管區(qū)中的絕緣柱；在其中形成絕緣柱的襯底之上形成第一導電層的上導電層；在上導電層中形成分別與絕緣柱重疊的刻蝕停止圖案；在上導電層之上形成第二導電層并且覆蓋刻蝕停止圖案；以及通過選擇性地刻蝕第二導電層和上導電層來形成具有分別與絕緣柱重疊的兩端的柵電極，其中，刻蝕停止圖案掩埋在柵電極中。
[0011]根據(jù)實施例，一種制造半導體器件的方法可以包括:提供包括單元陣列區(qū)和外圍區(qū)的襯底，其中外圍區(qū)包括有源區(qū)；形成彼此分離且提供在有源區(qū)中的絕緣柱；在外圍區(qū)中的襯底和絕緣柱之上(i)以及單元陣列區(qū)中的襯底之上(ii)形成第一導電層的上導電層；同時形成在單元陣列區(qū)中的上導電層中布置的犧牲圖案(i)以及外圍區(qū)中的分別與絕緣柱重疊的刻蝕停止圖案(ii);在上導電層之上形成第二導電層并且覆蓋犧牲圖案和刻蝕停止圖案；以及通過選擇性地刻蝕第二導電層和上導電層來同時形成外圍區(qū)中的柵電極(i)以及單元陣列區(qū)中的管型柵極(ii)，其中，柵電極具有分別與絕緣柱重疊的兩端，其中，刻蝕停止圖案掩埋在柵電極中，其中，犧牲圖案掩埋在管型柵極中。
【附圖說明】
[0012]圖1A和圖1B是示出根據(jù)實施例的半導體器件的高壓晶體管區(qū)的平面圖和剖面圖；
[0013]圖2A和圖2B是示出根據(jù)實施例的高壓晶體管的柵電極的剖面圖；
[0014]圖3A至圖3D是示出根據(jù)實施例的制造高壓晶體管的方法的剖面圖；
[0015]圖4是示出根據(jù)實施例的半導體器件的單元陣列區(qū)的剖面圖；
[0016]圖5A至圖5G是示出根據(jù)實施例的制造存儲單元陣列的方法的剖面圖；
[0017]圖6是示出根據(jù)實施例的存儲系統(tǒng)的配置的示圖；以及
[0018]圖7是示出根據(jù)實施例的計算系統(tǒng)的配置的示圖。
【具體實施方式】
[0019]在下文中，將參照附圖詳細描述各種示例性實施例。在附圖中，組件的厚度和長度可以被夸大以便于說明。在以下描述中，為了簡單和簡明，可以省略相關(guān)功能和構(gòu)成的詳細描述。相同的附圖標記在說明書和附圖中指代相同的元件。
[0020]圖1A和圖1B是示出根據(jù)實施例的半導體器件的高壓晶體管區(qū)的平面圖和剖面圖。高壓晶體管區(qū)可以設置在外圍區(qū)中。圖1B是沿圖1A的線“Ι-1”截取的剖面圖。
[0021]參照圖1A和圖1B，有源區(qū)A可以限定在與高壓晶體管區(qū)對應的襯底101中。有源區(qū)A可以被隔離層(未示出)劃分。絕緣柱B可以形成在有源區(qū)A中并且彼此分離。
[0022]根據(jù)實施例，高壓晶體管可以形成半導體器件的外圍電路。高壓晶體管可以布置在包括絕緣柱B的有源區(qū)A之上。高壓晶體管可以包括柵電極G、源極結(jié)區(qū)JS、漏極結(jié)區(qū)JD和連接結(jié)區(qū)幾。
[0023]柵電極G可以與絕緣柱B之間的有源區(qū)A部分地重疊。柵電極G的兩端可以向絕緣柱B延伸并且與絕緣柱B重疊。柵電極G可以布置在襯底101之上。柵極絕緣層103可以布置在柵電極G與襯底101之間。絕緣柱B可以穿過柵極絕緣層103。柵極絕緣層103可以覆蓋有源區(qū)A的整個頂表面。絕緣柱B可以突出至比襯底101的上表面高的水平。
[0024]刻蝕停止圖案107P1可以掩埋在柵電極G中，使得刻蝕停止圖案107P1可以與絕緣柱B重疊?？涛g停止圖案107P1中的每個可以包括第一側(cè)壁SWl和第二側(cè)壁SW2。第一側(cè)壁SWl可以由柵電極G開放并且直接布置在絕緣柱B中的一個之上。第二側(cè)壁SW2可以與絕緣柱B之間的有源區(qū)A重疊?？涛g停止圖案107P1可以彼此分離。在具有上述結(jié)構(gòu)的高壓晶體管中，刻蝕停止圖案107P1中的每個的一端可以與絕緣柱B之間的有源區(qū)A重疊。
[0025]柵電極G可以包括第一導電圖案105和第二導電圖案109。第一導電圖案105可以包括用刻蝕停止圖案107P1填充的凹部CA。第二導電圖案109可以布置在第一導電圖案105上以接觸第一導電圖案105。S卩，刻蝕停止圖案107P1提供在第一導電圖案105與第二導電圖案109之間。
[0026]第一導電圖案105可以包括形成在柵極絕緣層103上的下導電層105A以及形成在下導電層105A上的上導電層105B。在高壓晶體管區(qū)中，下導電層105A可以保持在延伸至比襯底101高的水平的絕緣柱B之間。在高壓晶體管區(qū)中，上導電層105B可以包括凹部CA。
[0027]在高壓晶體管區(qū)中，上導電層105B可以與絕緣柱B中的每個的一部分重疊。在高壓晶體管區(qū)中，第二導電圖案109可以與刻蝕停止圖案107P1重疊。
[0028]源極結(jié)區(qū)JS和漏極結(jié)區(qū)JD可以是在柵電極G兩端處的有源區(qū)A中形成的摻雜區(qū)。連接結(jié)區(qū)幾可以分別耦接至源極結(jié)區(qū)JS和漏極結(jié)區(qū)JD。連接結(jié)區(qū)JL可以是在絕緣柱B之下的襯底101表面上形成的摻雜區(qū)。
[0029]接觸插塞CT可以分別耦接至高壓晶體管的源極結(jié)區(qū)JS和漏極結(jié)區(qū)JD。絕緣層121可以形成在襯底之上以覆蓋高壓晶體管。接觸插塞CT可以穿過絕緣層121并且分別延伸至源極結(jié)區(qū)JS和漏極結(jié)區(qū)JD。
[0030]接觸插塞CT可以位于關(guān)于柵電極G和絕緣柱B的相對側(cè)，使得絕緣柱B中的一個可以布置在接觸插塞CT中的一個與柵電極G之間。在該結(jié)構(gòu)中，絕緣柱B中的每個可以增大在柵電極G與接觸插塞CT之間延伸的連接結(jié)區(qū)的有效距離。結(jié)果，根據(jù)實施例，可以增大高壓晶體管的擊穿電壓，從而改善耐高壓。
[0031]根據(jù)實施例，由于高壓晶體管的柵電極G的兩端與絕緣柱B重疊，因此可以減小泄漏電流。
[0032]絕緣柱B中的每個可以具有比隔離層(未示出)小的寬度，有源區(qū)A被該隔離層劃分。根據(jù)實施例，刻蝕停止圖案107P1可以掩埋在柵電極G中，使得柵電極G的兩端可以容易地與狹窄的絕緣柱B重疊。刻蝕停止圖案107P1可以包括關(guān)于第一導電圖案105和第二導電圖案109具有刻蝕選擇性的保護材料，并且可以與絕緣柱B重疊。
[0033]因此，雖然執(zhí)行刻蝕過程以通過刻蝕第一導電圖案105和第二導電圖案109來形成柵電極G，但是布置在刻蝕停止圖案107P1之下的第一導電圖案105的兩端可以由刻蝕停止圖案107P1保護。結(jié)果，根據(jù)實施例，第一導電圖案105的兩端可以與刻蝕停止圖案107P1的第一側(cè)壁SWl對齊，并且第一導電圖案105的兩端可以與絕緣柱B重疊。
[0034]刻蝕停止圖案107P1可以包括關(guān)于第一導電圖案105和第二導電圖案109具有刻蝕選擇性的各種材料。例如，刻蝕停止圖案107P1可以包括各種類型的材料(諸如，氧化物層、氮化物層、金屬層、金屬氧化物層、金屬氮化物層和它們的組合)ο在實施例中，刻蝕停止圖案107P1可以包括SiN或TiN。
[0035]如圖1B所示，形成在刻蝕停止圖案107P1上的第二導電圖案109可以覆蓋刻蝕停止圖案107P1的頂表面以及第一導電圖案105的頂表面。第二導電圖案109的寬度可以與第一導電圖案105的寬度相同。在另一個實施例中，第二導電圖案109的寬度可以小于第一導電圖案105的寬度。第二導電圖案109的寬度可以通過調(diào)節(jié)掩模圖案的寬度而改變，所述掩模圖案用于使柵電極G圖案化。
[0036]在下文中，參照圖2A和圖2B來描述第二導電圖案109的寬度小于第一導電圖案105的寬度的各種示例。
[0037]圖2A和圖2B是示出根據(jù)實施例的高壓晶體管的柵電極的剖面圖。
[0038]參照圖2A和圖2B，柵電極G可以與絕緣柱B重疊?？涛g停止圖案107P1可以掩埋在柵電極G中。絕緣柱B和刻蝕停止圖案107P1可以以與以上參照圖1A和圖1B所述的基本上相同的方式來形成。
[0039]柵電極G可以包括第一導電圖案105和第二導電圖案109。第一導電圖案105可以包括彼此層疊的下導電層105A和上導電層105B。第二導電圖案109可以布置在第一導電圖案105上。第一導電圖案105的詳細結(jié)構(gòu)與以上參照圖1A和圖1B描述的結(jié)構(gòu)基本上相同。
[0040]在高壓晶體管區(qū)中，第二導電圖案109可以具有比第一導電圖案105小的寬度。掩埋在第一導電圖案105中的刻蝕停止圖案107P1的至少一部分可以被第二導電圖案109暴露。例如，如圖2A所示，兩個刻蝕停止圖案107P1的端部可以被第二導電圖案109暴露。然而，在另一個示例中，如圖2B所示，提供在第一導電圖案105與第二導電圖案109之間的刻蝕停止圖案107P1中的一個的一端可以被第二導電圖案109暴露。
[0041]上述第二導電圖案109的邊緣EG2可以由用于刻蝕柵電極的掩模圖案(未示出)限定。在用于形成柵電極G的刻蝕過程期間，即使當?shù)谝粚щ妶D案105未被掩模圖案(未示出)阻擋時，第一導電圖案105也可以由刻蝕停止圖案107P1保護。因此，第一導電圖案105的邊緣EGl可以與刻蝕停止圖案107P1中的每個的第一側(cè)壁SWl對齊。
[0042]如上所述，根據(jù)實施例，柵電極G的寬度可以由刻蝕停止圖案107P1限定，并且柵電極G可以與絕緣柱B重疊。
[0043]如上所述，根據(jù)實施例的高壓晶體管可以用于驅(qū)動二維存儲器件的存儲單元陣列或三維存儲器件的存儲單元陣列。
[0044]圖3A至圖3D是示出根據(jù)實施例的制造高壓晶體管的方法的剖面圖。
[0045]參照圖3A，可以在包括外圍區(qū)(在該外圍區(qū)中限定高壓晶體管區(qū))的襯底101上形成柵極絕緣層103。襯底101可以是半導體襯底(諸如，硅襯底)。可以通過沉積氧化物層或使用熱氧化方法來形成柵極絕緣層103。柵極絕緣層103的厚度可以根據(jù)襯底101的面積而變化。例如，外圍區(qū)可以包括高壓晶體管區(qū)和低壓晶體管區(qū)。柵極絕緣層103在高壓晶體管區(qū)中可以具有比在低壓晶體管區(qū)中大的厚度。另外，柵極絕緣層103在高壓晶體管區(qū)中可以具有比在如圖4所示的襯底101的單元陣列區(qū)中大的厚度。
[0046]隨后，可以在柵極絕緣層103上形成下導電層105A。隨后，可以通過刻蝕下導電層105A、絕緣層103和襯底101在高壓晶體管區(qū)中形成溝槽T。可以在下導電層105A上形成第一掩模圖案(未示出)。在用于形成溝槽T的刻蝕過程期間，第一掩模圖案(未示出)可以用作刻蝕阻礙物。
[0047]隨后，可以通過向通過溝槽T暴露的襯底101的表面中注入雜質(zhì)來形成連接結(jié)區(qū)JLo
[0048]參照圖3B，可以形成絕緣層以填充溝槽T，并且可以對絕緣層執(zhí)行平坦化過程以形成填充在溝槽T中的絕緣柱B。在形成絕緣柱B之后可以去除第一掩模圖案(未示出)。
[0049]雖然圖3B中未示出，但是可以形成隔離絕緣層來劃分高壓晶體管區(qū)中的有源區(qū)。
[0050]隨后，可以在形成絕緣柱B和下導電層105A的襯底101之上形成上導電層105B。然后，可以刻蝕上導電層105B以在高壓晶體管區(qū)中形成與絕緣柱B重疊的凹部CA。凹部CA中的每個可以從絕緣柱B之上延伸至絕緣柱B之間的襯底101之上。因此，一部分凹部CA可以與絕緣柱B之間的襯底101重疊。可以在上導電層105B上形成要用作刻蝕阻礙物的第二掩模圖案(未示出)，以形成凹部CA。在形成凹部CA之后可以去除第二掩模圖案。結(jié)果，上導電層105B的上表面具有階梯結(jié)構(gòu)。上導電層105B的中部位于比上導電層105B的端部高的水平。參照圖3C，可以提供保護材料以填充凹部CA(S卩，階梯)。隨后，可以通過化學機械拋光(CMP)來平坦化保護材料以暴露上導電層105B。結(jié)果，可以在凹部CA中形成刻蝕停止圖案107P1?？涛g停止圖案107P1中的每個可以與絕緣柱B之間的襯底101部分地重疊。保護材料可以包括關(guān)于下導電層105A和上導電層105B具有刻蝕選擇性的各種類型的材料。例如，保護材料可以包括SiN或TiN。下導電層105A和上導電層105B組合形成第一導電層105L。
[0051]隨后，可以在第一導電層105L之上形成第二導電層109L。第一導電層105L可以包括用刻蝕停止圖案107P1填充的凹部CA。S卩，刻蝕停止圖案107P1提供在第一導電層105L與第二導電層109L之間。第二導電層109L、上導電層105B和下導電層105A可以包括多晶娃。
[0052]隨后，可以在第二導電層109L上形成第三掩模圖案MK。高壓晶體管區(qū)中的第三掩模MK的兩端可以與刻蝕停止圖案107P1重疊。絕緣柱B之間的距離可以大于絕緣柱B中的每個的寬度?？涛g停止圖案107P1中的每個的寬度可以大于絕緣柱B中的每個的寬度。第三掩模圖案MK的兩端可以分別直接位于刻蝕停止圖案107P1之上。與將第三掩模圖案MK的兩端分別與絕緣柱B對齊相比，其在獲得改善的工藝裕度(process margin)(例如，掩模對齊裕度)中是有利的。因此，根據(jù)實施例，可以確保第三掩模圖案MK的對齊裕度。
[0053]在另一個實施例中，刻蝕停止圖案107P1中的每個的寬度可以不大于絕緣柱B中的每個的寬度。即使在這種情況下，也可以通過刻蝕停止圖案107P1中的每個的側(cè)壁的位置來改善第三掩模圖案MK的對齊裕度。特別地，刻蝕停止圖案107P1中的每個可以包括第一側(cè)壁SWl和第二側(cè)壁SW2。第一側(cè)壁SWl可以直接布置在一個絕緣柱B之上。第二側(cè)壁SW2可以直接布置在絕緣柱B之間的有源區(qū)之上。
[0054]在這樣的結(jié)構(gòu)中，由于刻蝕停止圖案107P1延伸至絕緣柱B之間的有源區(qū)之上，因此顯著改善了第三掩模圖案MK的對齊裕度。例如，即使當?shù)谌谀D案MK未對齊且因此第三掩模圖案MK的一端直接位于絕緣柱B之間的有源區(qū)之上時，由于刻蝕停止圖案107P1也可以保護第一導電層105L免受刻蝕。刻蝕停止圖案107P1中的每個的第一側(cè)壁SWl和第二側(cè)壁SW2的位置可以由凹部CA的位置確定。
[0055]參照圖3D，使用第三刻蝕掩模MK作為刻蝕阻礙物，通過刻蝕過程選擇性地刻蝕第二導電層109L和第一導電層105L來形成柵電極G。在形成刻蝕停止圖案107P1以與絕緣柱B重疊之后，可以形成第三掩模圖案MK。因此，即使當?shù)谌谀D案MK未對齊且因此不與絕緣柱B重疊時，未由第三掩模圖案MK保護的一部分第一導電層105L也可以由刻蝕停止圖案107P1保護。因此，即使當?shù)诙щ妼?09L被圖案化且由于第三掩模圖案MK的對齊錯誤而未與絕緣柱B重疊時，第一導電層105L也可以與絕緣柱B重疊。
[0056]隨后，可以將雜質(zhì)注入柵電極G的兩端處的襯底101中以形成耦接至連接結(jié)區(qū)JL的源極結(jié)區(qū)JS和漏極結(jié)區(qū)JD。在形成柵電極G之后可以去除第三掩模圖案MK。
[0057]如上所述，可以通過在高壓晶體管區(qū)中對齊與絕緣柱B重疊的刻蝕停止圖案107P1來圖案化柵電極G。然而，實施例不局限于圖案化高壓晶體管的柵電極，也適用于采用自對齊圖案化技術(shù)的各種圖案化工藝。
[0058]例如，在單元陣列區(qū)中形成存儲串時，可以應用以上參照圖3A至圖3D所述的形成高壓晶體管的上述實施例。在下文中，參照圖4和圖5A至圖5G，詳細描述單元陣列區(qū)以及在單元陣列區(qū)中形成存儲串的示例。
[0059]圖4是示出根據(jù)實施例的半導體器件的單元陣列區(qū)的剖面圖。如圖4所示，例如，單元陣列區(qū)可以包括三維存儲器件。
[0060]參照圖4，根據(jù)實施例的三維存儲器件可以包括:包括第一溝道部CH_1至第三溝道部CH_3的溝道層CH、管型柵極PG、源極側(cè)層疊體ML_S和漏極側(cè)層疊體ML_D。
[0061]管型柵極PG可以布置在與單元陣列區(qū)對應的襯底101之上。柵極絕緣層103可以布置在襯底101與管型柵極PG之間。形成在單元陣列區(qū)中且在圖4中示出的管型柵極PG可以布置在與以上參照圖1描述的柵電極G(其形成在外圍區(qū)中)相同的水平處。更具體地，管型柵極PG可以包括第一管型柵極圖案PGl和第二管型柵極圖案PG2。第二管型柵極圖案PG2可以布置在第一管型柵極圖案PGl上。
[0062]形成在單位陣列區(qū)中的第一管型柵極圖案PGl可以布置在與以上參照圖1描述的第一導電圖案105(其形成在外圍區(qū)中)相同的水平處。第一管型柵極圖案PGl可以具有與以上參照圖1描述的第一導電圖案105相同的層疊結(jié)構(gòu)。即，第一管型柵極圖案PGl可以具有包括下導電層105A和上導電層105B的層疊結(jié)構(gòu)。形成在單元陣列區(qū)中的第二管型柵極圖案PG2可以布置在與以上參照圖1描述的第二導電圖案109(其形成在外圍區(qū)中)相同的水平處。
[0063]溝道層CH可以包括第一溝道部CH_1以及從第一溝道部CH_1延伸的第二溝道部CH_2和第三溝道部CH_3。第一溝道部CH_1在第二溝道部CH_2與第三溝道部CH_3之間延伸。第一溝道部CH_1可以布置在管型溝槽PT中。管型溝槽PT可以布置在與以上參照圖1描述的刻蝕停止圖案107P1 (其形成在外圍區(qū)中)相同的水平處。第二溝道部CH_2和第三溝道部CH_3可以穿過覆蓋第一溝道部CH_1和第一管型柵極圖案PGl的第二管型柵極圖案 PG2。
[0064]溝道層CH可以布置在通孔中。溝道層CH可以包括圍繞用絕緣材料填充的中心部的管狀半導體層。在另一個示例中，溝道層CH可以包括掩埋半導體層。在另一個示例中，溝道層CH可以包括管狀半導體層和掩埋半導體層的組合。溝道層CH的外壁可以由多層膜M圍繞。例如，多層膜M可以包括隧道絕緣層、數(shù)據(jù)儲存層、阻擋絕緣層等。
[0065]圍繞第二溝道部CH_2的源極側(cè)層疊體ML_S以及圍繞第三溝道部CH_3的漏極側(cè)層疊體ML_D可以形成在第二管型柵極圖案PG2之上。源極側(cè)層疊體ML_S和漏極側(cè)層疊體ML_D中的每個可以包括彼此交替層疊的層間絕緣圖案ILD和導電圖案CP。
[0066]源極側(cè)層疊體ML_S和漏極側(cè)層疊體ML_D可以被狹縫絕緣層SI分離。源極側(cè)層疊體1^_5的最高導電圖案CP之下的導電圖案中的至少一個可以用作源極選擇線，而剩余的下導電圖案可以用作字線。漏極側(cè)層疊體11^_0的最高導電圖案CP之下的導電圖案中的至少一個可以用作漏極選擇線，而剩余的下導電圖案可以用作字線。
[0067]源極側(cè)層疊體ML_S和漏極側(cè)層疊體ML_D可以具有基本上相同的高度。源極線SL和位線BL可以分別布置在源極側(cè)層疊體ML_S和漏極側(cè)層疊體ML_D之上。源極線SL和位線BL可以彼此分離。例如，位線BL可以與源極線SL分離并且布置在源極線SL之上。
[0068]源極線SL可以電耦接至第二溝道部CH_2。源極線SL可以形成在覆蓋源極側(cè)層疊體ML_S和漏極側(cè)層疊體ML_D的第一上絕緣層151中。
[0069]位線BL可以形成在覆蓋源極線SL和第一上絕緣層151的第二上絕緣層153上。位線BL可以經(jīng)由穿過第二上絕緣層153和第一上絕緣層151的位線接觸插塞BCT電耦接至第三溝道部CH_3。
[0070]如上所述，管型晶體管可以形成在管型柵極PG與溝道層CH之間的交叉處。存儲單元可以形成在字線與溝道層CH之間的交叉處。源極選擇晶體管可以形成在源極選擇線與溝道層CH之間的交叉處。漏極選擇晶體管可以形成在漏極選擇線與溝道層CH之間的交叉處。因此，存儲串由沿溝道層CH串聯(lián)耦接的漏極選擇晶體管、存儲單元、管型晶體管和源極選擇晶體管形成。存儲串可以耦接在位線BL與源極線SL之間。
[0071]圖5A至圖5G是示出根據(jù)實施例的制造存儲單元陣列的方法的剖面圖。圖5A至圖5G是示出制造圖4所示的三維存儲器件的方法的剖面圖。圖5A至圖5G中示出的襯底對應于圖3A至圖3D中的襯底的一部分。更具體地，圖5A至圖5G中示出的襯底對應于單元陣列區(qū)。
[0072]參照圖5A，可以在包括單元陣列區(qū)的襯底101上形成柵極絕緣層103。隨后，可以在柵極絕緣層103上形成下導電層105A。圖5A中示出的柵極絕緣層103和下導電層105A可以分別從如圖3A所示的形成在外圍區(qū)中的柵極絕緣層和下導電層延伸。
[0073]隨后，可以執(zhí)行如圖3A所示的在外圍區(qū)或高壓晶體管區(qū)中形成溝槽的過程和形成連接結(jié)區(qū)的過程以及如圖3B所示的在外圍區(qū)或高壓晶體管區(qū)中形成絕緣柱的過程。
[0074]參照圖5B，可以在襯底101(在其上形成下導電層105A)之上形成上導電層105B。圖5B中示出的上導電層105B可以從如圖3B所示的形成在外圍區(qū)或高壓晶體管區(qū)中的上導電層延伸。
[0075]隨后，可以通過刻蝕上導電層105B在單元陣列區(qū)中形成管型溝槽PT?？梢栽谌鐖D3C所示的在外圍區(qū)或高壓晶體管區(qū)中形成凹部的同時形成管型溝槽PT。
[0076]參照圖5C，可以形成保護材料以填充管型溝槽PT。填充管型溝槽PT的保護材料可以從以上參照圖3C描述的形成在外圍區(qū)或高壓晶體管區(qū)中的保護材料延伸。隨后，可以通過CMP來平坦化保護材料以暴露上導電層105B。結(jié)果，可以在管型溝槽PT中形成犧牲圖案107P2。根據(jù)上述過程，可以在以上參照圖3C描述的在外圍區(qū)或高壓晶體管區(qū)中形成刻蝕停止圖案的同時形成犧牲圖案107P2。
[0077]隨后，可以形成第二導電層109L?？梢栽诎ㄏ聦щ妼?05A和上導電層105B的第一導電層105L上形成第二導電層109L。第一導電層105L可以包括用犧牲圖案107P2填充且形成在單元陣列區(qū)中的管型溝槽PT(i)以及以上參照圖3C描述的用刻蝕停止圖案填充且形成在外圍區(qū)或高壓晶體管區(qū)中的凹部(ii)。如圖5C所示的形成在單元陣列區(qū)中的第二導電層109L可以從如圖3C所示的形成在外圍區(qū)或高壓晶體管區(qū)中的第二導電層延伸。
[0078]隨后，可以在單元陣列區(qū)中的第二導電層109L上形成第三掩模圖案MK。特別地，可以在以上參照圖3C描述的在外圍區(qū)或高壓晶體管區(qū)中的第二導電層109L之上形成第三掩模圖案的同時形成第三掩模圖案MK。第三掩模圖案MK可以在單元陣列區(qū)中限定管型柵極的圖案。
[0079]參照圖f5D，可以使用第三掩模圖案MK作為刻蝕阻礙物，通過刻蝕過程來選擇性地刻蝕第二導電層109L和第一導電層105L。參見圖3D和圖結(jié)果，如圖3D所示，可以在高壓晶體管區(qū)或外圍區(qū)中形成柵電極，同時可以在單元陣列區(qū)中形成包括第一管型柵極圖案PGl和第二管型柵極圖案PG2的管型柵極PG。
[0080]隨后，如以上參照圖3D描述的，可以形成源極結(jié)區(qū)和漏極結(jié)區(qū)。然后，可以去除第三掩模圖案MK。
[0081]參照圖5E，可以在管型柵極PG之上交替層疊第一材料層131和第二材料層133。第二材料層133可以包括與第一材料層131不同的材料。
[0082]例如，第一材料層131可以包括絕緣層以形成層間絕緣圖案，而第二材料層133可以包括導電層以形成字線和選擇線。
[0083]第一材料層131可以包括被配置為層間絕緣圖案的絕緣層。第二材料層133可以包括關(guān)于第一材料層131具有刻蝕選擇性的犧牲絕緣層。在一個示例中，第一材料層131可以包括氧化硅層，而第二材料層133可以包括氮化硅層。
[0084]在另一個示例中，第一材料層131可以包括關(guān)于第二材料層133具有刻蝕選擇性的犧牲導電層。第二材料層133可以包括用作字線和選擇線的導電層。在示例中，第一材料層131可以包括非摻雜多晶硅層，而第二材料層133可以包括摻雜多晶硅層。
[0085]隨后，可以通過形成孔H來刻蝕第一材料層131、第二材料層133和第二管型柵極圖案PG2，犧牲圖案107P2經(jīng)由孔H而暴露。犧牲圖案107P2可以經(jīng)由至少兩個孔H而暴Mo
[0086]參照圖5F，可以去除經(jīng)由孔H暴露的犧牲圖案107P2以開放管型溝槽PT。隨后，可以在管型溝槽PT和孔H上形成溝道層CH。如以上參照圖4描述的，溝道層CH可以包括第一溝道部CH_1至第三溝道部CH_3。溝道層CH可以具有圍繞絕緣材料的管狀。在另一個示例中，溝道層CH可以是完全填充管型溝槽PT和孔H的掩埋溝道層。
[0087]在形成溝道層CH之前，可以在管型溝槽PT和孔H的表面上形成三層或更多層的多層膜M(例如，包括阻擋絕緣層、數(shù)據(jù)儲存層和隧道絕緣層)。
[0088]隨后，可以刻蝕第一材料層131和第二材料層133以形成穿過第一材料層131和第二材料層133的狹縫141。狹縫141可以形成在孔H之間。通過位于孔H之間的狹縫141，包括第一材料層131和第二材料層133的單個層疊可以被劃分為包括第一圖案131P和第二圖案133P的兩個層疊。在形成狹縫141之前，可以從外圍區(qū)中去除第一材料層131和第二材料層133，所述外圍區(qū)包括以上參照圖1A、圖1B、圖2A、圖2B和圖3A至圖3D描述的高壓晶體管區(qū)。
[0089]隨后的過程可以根據(jù)形成第一材料層131和第二材料層133的材料而變化。
[0090]例如，當?shù)谝徊牧蠈?31包括絕緣層且第二材料層133包括用作字線和選擇線的導電層時，由狹縫141形成的第一圖案131P和第二圖案133P可以分別對應于以上參照圖4描述的層間絕緣圖案ILD和導電圖案CP。第一圖案131P和第二圖案133P中的每個可以形成以上參照圖4描述的源極側(cè)層疊體或漏極側(cè)層疊體。
[0091]在另一個示例中，當?shù)谝徊牧蠈?31包括被配置為層間絕緣圖案的絕緣層且第二材料層133可以包括犧牲絕緣層時，可以執(zhí)行圖5G中示出的過程。
[0092]參照圖5G，可以去除經(jīng)由狹縫141暴露的第二圖案133P以開放布置在不同水平的第一圖案131P之間的導電圖案區(qū)。
[0093]隨后，可以在導電圖案區(qū)中形成第三圖案145P。第三圖案145P可以對應于圖4中示出的導電圖案CP。第一圖案131P可以對應于圖4中示出的層間絕緣圖案ILD。第三圖案145P可以包括多晶硅層、金屬硅化物層和金屬層中的至少一個。當?shù)谌龍D案145P包括具有比多晶硅低的電阻率的金屬層(諸如，鎢)時，還可以在第三圖案145P的表面上形成阻礙物金屬(諸如，TiN)。在形成圖5F中示出的溝道層CH之前，如果未形成多層膜M，那么可以在形成第三圖案145P之前在導電圖案區(qū)的表面上形成多層膜M。
[0094]雖然在圖5G中未示出，但是當?shù)谝徊牧蠈?31包括犧牲導電層且第二材料層133包括導電層時，第二圖案133P可以對應于圖4中示出的導電圖案CP?？梢匀コ?jīng)由狹縫141暴露的第一圖案131P。結(jié)果，布置在不同水平處的第二圖案133P之間的絕緣圖案區(qū)可以被開放。隨后，可以通過用絕緣材料填充絕緣圖案區(qū)來形成如圖4所示的層間絕緣圖案ILD0
[0095]如上所述，根據(jù)實施例，由于形成在高壓晶體管區(qū)中的刻蝕停止圖案與形成在單元陣列區(qū)中的犧牲圖案同時形成，因此可以不需要用于形成刻蝕停止圖案的分離過程。
[0096]根據(jù)實施例，與絕緣柱重疊的刻蝕停止圖案可以掩埋在形成在外圍區(qū)的高壓晶體管區(qū)中的柵電極中。因此，高壓晶體管的柵電極的兩端可以自對齊以與絕緣柱重疊。根據(jù)實施例，可以容易地將高壓晶體管的柵電極與絕緣柱重疊。因此，當形成高壓晶體管的柵電極時，可以減少未對齊錯誤(misalignment error)。
[0097]根據(jù)實施例，可以通過將高壓晶體管的柵電極的兩端與絕緣柱重疊來減小泄漏電流，使得可以改善高壓晶體管的特性。
[0098]圖6是示出根據(jù)實施例的存儲系統(tǒng)的配置的框圖。如圖6所示，根據(jù)實施例的存儲系統(tǒng)1100可以包括非易失性存儲器件1120和存儲器控制器1110。
[0099]非易失性存儲器件1120可以具有參照圖1A至圖5G的上述結(jié)構(gòu)。另外，非易失性存儲器件1120可以是包括多個閃速存儲芯片的多芯片封裝體。
[0100]存儲器控制器1110可以被配置為控制非易失性存儲器件1120。存儲器控制器1110可以包括靜態(tài)隨機存取存儲器(SRAM) 1111、中央處理單元(CPU) 1112、主機接口 1113、錯誤檢測和校正單元(ECC) 1114和存儲器接口 1115。SRAM 1111可以起到CPU1112的操作存儲器的作用。CPU 1112可以執(zhí)行用于與存儲器控制器1110交換數(shù)據(jù)的一般控制操作。主機接口 1113可以包括用于耦接至存儲系統(tǒng)1100的主機的數(shù)據(jù)交換協(xié)議。另外，ECC 1114可以檢測并校正包括在從非易失性存儲器件1120讀取的數(shù)據(jù)中的錯誤。存儲器接口 1115可以接口在非易失性存儲器件1120與存儲器控制器1110之間。存儲器控制器1110還可以包括儲存代碼數(shù)據(jù)以與主機接口的只讀存儲器(ROM)。
[0101]具有上述配置的存儲系統(tǒng)1100可以是在其中結(jié)合了存儲器件1120和存儲器控制器1110的固態(tài)磁盤(SSD)或存儲卡。例如，當存儲系統(tǒng)1100是SSD時，存儲器控制器1110可以經(jīng)由包括USB、MMC、PC1-E、SATA、PATA、SCS1、ESDI和IDE的接口協(xié)議中的一種與外部設備(例如，主機)通信。
[0102]圖7是示出根據(jù)實施例的計算系統(tǒng)的配置的框圖。
[0103]參照圖7，根據(jù)實施例的計算系統(tǒng)1200可以包括通過系統(tǒng)總線1260彼此電耦接的CPU 1220, RAM 1230、用戶接口 1240、調(diào)制解調(diào)器1250和存儲系統(tǒng)1210。另外，當計算系統(tǒng)1200是移動設備時，還可以包括電池以將操作電壓施加至計算系統(tǒng)1200。計算系統(tǒng)1200還可以包括應用芯片組、相機圖像處理器(CIS)和移動DRAM。
[0104]如以上結(jié)合圖6所述的，存儲系統(tǒng)1210可以包括非易失性存儲器1212和存儲器控制器1211。
[0105]對于本領域技術(shù)人員來說明顯的是，在不脫離本發(fā)明的精神或范圍的情況下能夠?qū)Ρ景l(fā)明的上述示例性實施例做出各種變型。因此，意在假如所有這樣的變型落入所附權(quán)利要求及其等價物的范圍之內(nèi)，則本發(fā)明涵蓋所有這樣的變型。
[0106]通過以上實施例可以看出，本發(fā)明提供以下技術(shù)方案。
[0107]技術(shù)方案1.一種半導體器件，包括:
[0108]襯底，包括在其中限定有源區(qū)的高壓晶體管區(qū)；
[0109]絕緣柱，彼此分離并且形成在有源區(qū)中；
[0110]柵電極，布置在襯底之上，其中柵電極的兩端分別與絕緣柱重疊；以及
[0111]刻蝕停止圖案，掩埋在柵電極中并且分別與絕緣柱重疊。
[0112]技術(shù)方案2.如技術(shù)方案I所述的半導體器件，其中，柵電極包括:
[0113]第一導電圖案，包括用刻蝕停止圖案填充的凹部；以及
[0114]第二導電圖案，布置在第一導電圖案之上并且接觸第一導電圖案。
[0115]技術(shù)方案3.如技術(shù)方案2所述的半導體器件，其中，第一導電圖案包括:
[0116]下導電層，布置在絕緣柱之間以及襯底之上；以及
[0117]上導電層，布置在下導電層之上并且包括凹部。
[0118]技術(shù)方案4.如技術(shù)方案2所述的半導體器件，其中，第二導電圖案具有比第一導電圖案小的寬度，使得刻蝕停止圖案的至少一部分被暴露。
[0119]技術(shù)方案5.如技術(shù)方案I所述的半導體器件，其中，刻蝕停止圖案中的每個的寬度大于絕緣柱中的每個的寬度。
[0120]技術(shù)方案6.如技術(shù)方案I所述的半導體器件，其中，刻蝕停止圖案中的每個具有與絕緣柱中的一個重疊的第一側(cè)壁以及與絕緣柱之間的有源區(qū)重疊的第二側(cè)壁。
[0121]技術(shù)方案7.如技術(shù)方案I所述的半導體器件，還包括:
[0122]源極結(jié)區(qū)和漏極結(jié)區(qū)，分別形成在柵電極的兩側(cè)處的有源區(qū)中；以及
[0123]連接結(jié)區(qū)，分別連接至源極結(jié)區(qū)和漏極結(jié)區(qū)，并且形成在與絕緣柱相鄰的襯底的表面中。
[0124]技術(shù)方案8.如技術(shù)方案7所述的半導體器件，還包括:
[0125]接觸插塞，分別布置在源極結(jié)區(qū)和漏極結(jié)區(qū)之上，
[0126]其中，絕緣柱和柵電極布置在接觸插塞之間。
[0127]技術(shù)方案9.一種半導體器件，包括:
[0128]襯底，包括單元陣列區(qū)和外圍區(qū)，其中，外圍區(qū)包括有源區(qū)；
[0129]絕緣柱，彼此分離并且形成在外圍區(qū)中的有源區(qū)中；
[0130]柵電極，布置在襯底之上，其中柵電極的兩端分別與絕緣柱重疊；
[0131]刻蝕停止圖案，掩埋在柵電極中并且分別與絕緣柱重疊；
[0132]管型柵極，布置在單元陣列區(qū)中的襯底之上；
[0133]管型溝槽，形成在管型柵極中；以及
[0134]第一溝道部，形成在管型溝槽中。
[0135]技術(shù)方案10.如技術(shù)方案9所述的半導體器件，其中，柵電極布置在與管型柵極相同的水平處。
[0136]技術(shù)方案11.如技術(shù)方案9所述的半導體器件，其中，刻蝕停止圖案布置在與管型溝槽相同的水平處。
[0137]技術(shù)方案12.如技術(shù)方案9所述的半導體器件，其中，柵電極包括:
[0138]第一導電圖案，包括凹部，其中凹部被刻蝕停止圖案填充并且布置在與管型溝槽相同的水平處；以及
[0139]第二導電圖案，布置在第一導電圖案之上。
[0140]技術(shù)方案13.如技術(shù)方案12所述的半導體器件，其中，管型柵極包括:
[0141]第一管型柵極圖案，布置在與第一導電圖案相同的水平處，包括管型溝槽，并且包括形成在管型溝槽中的第一溝道部；以及
[0142]第二管型柵極圖案，布置在第一管型柵極圖案之上并且布置在與第二導電圖案相同的水平處。
[0143]技術(shù)方案14.如技術(shù)方案12所述的半導體器件，其中，第二導電圖案暴露刻蝕停止圖案的至少一部分并且具有比第一導電圖案小的寬度。
[0144]技術(shù)方案15.如技術(shù)方案9所述的半導體器件，還包括:
[0145]第二溝道部和第三溝道部，從第一溝道部延伸；
[0146]源極側(cè)層疊體，圍繞第二溝道部并且包括彼此交替層疊的第一層間絕緣圖案和第一導電圖案；以及
[0147]漏極側(cè)層疊體，圍繞第三溝道部并且包括彼此交替層疊的第二層間絕緣圖案和第二導電圖案。
[0148]技術(shù)方案16.如技術(shù)方案9所述的半導體器件，其中，刻蝕停止圖案中的每個具有與絕緣柱中的一個重疊的第一側(cè)壁以及與絕緣柱之間的有源區(qū)重疊的第二側(cè)壁。
[0149]技術(shù)方案17.—種半導體器件，包括:
[0150]襯底，提供在外圍區(qū)中；
[0151]第一絕緣柱和第二絕緣柱，形成在襯底中；以及
[0152]柵電極，沿第一方向從第一絕緣柱之上延伸至第二絕緣柱之上；
[0153]其中，柵電極包括第一刻蝕停止圖案和第二刻蝕停止圖案，
[0154]其中，第一刻蝕停止圖案沿第一方向從柵電極內(nèi)部延伸至第一絕緣柱之上，以及
[0155]其中，第二刻蝕停止圖案沿第一方向從柵電極內(nèi)部延伸至第二絕緣柱之上。
[0156]技術(shù)方案18.如技術(shù)方案17所述的半導體器件，還包括:
[0157]源極結(jié)和漏極結(jié)，形成在襯底中；
[0158]其中，第一絕緣柱形成在源極結(jié)與柵電極之間的襯底中，以及第二絕緣柱形成在漏極結(jié)與柵電極之間的襯底中。
[0159]技術(shù)方案19.如技術(shù)方案17所述的半導體器件，
[0160]其中，第一刻蝕停止圖案從第一絕緣柱與第二絕緣柱之間的襯底之上延伸至第一絕緣柱之上，以及
[0161]其中，第二刻蝕停止圖案從第一絕緣柱與第二絕緣柱之間的襯底之上延伸至第二絕緣柱之上。
[0162]技術(shù)方案20.如技術(shù)方案17所述的半導體器件，
[0163]其中，柵電極包括第一導電圖案和第二導電圖案，
[0164]其中，第一導電圖案提供在第一水平處，
[0165]其中，第二導電圖案形成在第一導電圖案之上并且提供在第二水平處，
[0166]其中，第一刻蝕停止圖案和第二刻蝕停止圖案中的每個提供在第一導電圖案與第二導電圖案之間，以及
[0167]其中，第一導電圖案從第一水平穿過第一刻蝕停止圖案和第二刻蝕停止圖案之間延伸至第二水平，使得第一導電圖案和第二導電圖案彼此耦接。
[0168]技術(shù)方案21.—種制造半導體器件的方法，所述方法包括:
[0169]形成彼此分離且布置在襯底的高壓晶體管區(qū)中的絕緣柱；
[0170]在其中形成絕緣柱的襯底之上形成第一導電層的上導電層；
[0171]在上導電層中形成分別與絕緣柱重疊的刻蝕停止圖案；
[0172]在上導電層之上形成第二導電層并且覆蓋刻蝕停止圖案；以及
[0173]通過選擇性地刻蝕第二導電層和上導電層來形成具有分別與絕緣柱重疊的兩端的柵電極，
[0174]其中，刻蝕停止圖案掩埋在柵電極中。
[0175]技術(shù)方案22.如技術(shù)方案21所述的方法，其中，形成刻蝕停止圖案包括:
[0176]通過刻蝕上導電層來分別在絕緣柱之上形成凹部；以及
[0177]用關(guān)于上導電層和第二導電層具有刻蝕選擇性的保護材料填充凹部。
[0178]技術(shù)方案23.如技術(shù)方案19所述的方法，其中，保護材料包括SiN或TiN。
[0179]技術(shù)方案24.如技術(shù)方案21所述的方法，其中，形成絕緣柱包括:
[0180]在襯底之上形成柵極絕緣層；
[0181]在柵極絕緣層之上形成第一導電層的下導電層；
[0182]通過刻蝕下導電層、柵極絕緣層和襯底來形成溝槽；以及
[0183]形成填充溝槽的絕緣層。
[0184]技術(shù)方案25.如技術(shù)方案24所述的方法，還包括:
[0185]在形成絕緣層之前，通過經(jīng)由溝槽將雜質(zhì)注入至襯底中來形成連接結(jié)區(qū)。
[0186]技術(shù)方案26.如技術(shù)方案25所述的方法，還包括:
[0187]形成源極結(jié)區(qū)和漏極結(jié)區(qū)，所述源極結(jié)區(qū)和漏極結(jié)區(qū)分別連接至連接結(jié)區(qū)，并且分別提供在高壓晶體管區(qū)中的柵電極的兩側(cè)處的襯底中；以及
[0188]形成分別連接至源極結(jié)區(qū)和漏極結(jié)區(qū)的接觸插塞，
[0189]其中，絕緣柱和柵電極布置在接觸插塞之間。
[0190]技術(shù)方案27.如技術(shù)方案24所述的方法，其中，在形成柵電極時刻蝕下導電層，
[0191]其中，下導電層布置在上導電層下并且如柵電極那樣被圖案化。
[0192]技術(shù)方案28.如技術(shù)方案21所述的方法，其中，在形成柵電極中，暴露刻蝕停止圖案的至少一部分。
[0193]技術(shù)方案29.如技術(shù)方案21所述的方法，其中，刻蝕停止圖案中的每個具有與絕緣柱中的一個重疊的第一側(cè)壁以及與絕緣柱之間的有源區(qū)重疊的第二側(cè)壁。
[0194]技術(shù)方案30.—種制造半導體器件的方法，所述方法包括:
[0195]提供包括單元陣列區(qū)和外圍區(qū)的襯底，其中外圍區(qū)包括有源區(qū)；
[0196]形成彼此分離且提供在有源區(qū)中的絕緣柱；
[0197]在外圍區(qū)中的襯底和絕緣柱之上(i)以及單元陣列區(qū)中的襯底之上(ii)形成第一導電層的上導電層；
[0198]同時形成在單元陣列區(qū)中的上導電層中布置的犧牲圖案(i)以及外圍區(qū)中的分別與絕緣柱重疊的刻蝕停止圖案(ii);
[0199]在上導電層之上形成第二導電層，并且覆蓋犧牲圖案和刻蝕停止圖案；以及
[0200]通過選擇性地刻蝕第二導電層和上導電層來同時形成外圍區(qū)中的柵電極⑴以及單元陣列區(qū)中的管型柵極(ii)，
[0201]其中，柵電極具有分別與絕緣柱重疊的兩端，
[0202]其中，刻蝕停止圖案掩埋在柵電極中，
[0203]其中，犧牲圖案掩埋在管型柵極中。
[0204]技術(shù)方案31.如技術(shù)方案30所述的方法，其中，形成犧牲圖案和刻蝕停止圖案包括:
[0205]通過刻蝕上導電層來同時形成外圍區(qū)中的上導電層中的分別與一部分絕緣柱重疊的凹部(i)以及布置在單元陣列區(qū)中的管型溝槽(ii);以及
[0206]用關(guān)于上導電層和第二導電層具有刻蝕選擇性的保護材料填充凹部和管型溝槽。
[0207]技術(shù)方案32.如技術(shù)方案31所述的方法，其中保護材料包括SiN或TiN。
[0208]技術(shù)方案33.如技術(shù)方案30所述的方法，其中，形成絕緣柱包括:
[0209]在外圍區(qū)中的襯底之上形成柵極絕緣層；
[0210]在柵極絕緣層之上形成第一導電層的下導電層；
[0211]通過刻蝕下導電層、柵極絕緣層和襯底來形成溝槽；以及
[0212]形成填充溝槽的絕緣層。
[0213]技術(shù)方案34.如技術(shù)方案33所述的方法，其中，在形成柵電極和管型柵極中，刻蝕下導電層，
[0214]其中，下導電層布置在上導電層下并且如柵電極和管型柵極那樣被圖案化。
[0215]技術(shù)方案35.如技術(shù)方案30所述的方法，其中，在形成柵電極和管型柵極中，暴露刻蝕停止圖案的至少一部分。
[0216]技術(shù)方案36.如技術(shù)方案30所述的方法，還包括:
[0217]在單元陣列區(qū)中的管型柵極之上交替層疊第一材料層和第二材料層；
[0218]通過刻蝕第一材料層和第二材料層形成孔，犧牲圖案經(jīng)由孔而暴露；
[0219]經(jīng)由孔去除犧牲圖案；
[0220]在每個孔中以及從其去除犧牲圖案的區(qū)域中形成溝道層；
[0221]通過刻蝕孔之間的第一材料層和第二材料層來形成狹縫，所述狹縫將第一材料層和第二材料層分離為源極側(cè)層疊體和漏極側(cè)層疊體。
[0222]技術(shù)方案37.如技術(shù)方案30所述的方法，其中刻蝕停止圖案中的每個具有與絕緣柱中的一個重疊的第一側(cè)壁以及與絕緣柱之間的有源區(qū)重疊的第二側(cè)壁。
【主權(quán)項】
1.一種半導體器件，包括: 襯底，包括在其中限定有源區(qū)的高壓晶體管區(qū)； 絕緣柱，彼此分離并且形成在有源區(qū)中； 柵電極，布置在襯底之上，其中柵電極的兩端分別與絕緣柱重疊；以及 刻蝕停止圖案，掩埋在柵電極中并且分別與絕緣柱重疊。2.如權(quán)利要求1所述的半導體器件，其中，柵電極包括: 第一導電圖案，包括用刻蝕停止圖案填充的凹部；以及 第二導電圖案，布置在第一導電圖案之上并且接觸第一導電圖案。3.如權(quán)利要求2所述的半導體器件，其中，第一導電圖案包括: 下導電層，布置在絕緣柱之間以及襯底之上；以及 上導電層，布置在下導電層之上并且包括凹部。4.如權(quán)利要求2所述的半導體器件，其中，第二導電圖案具有比第一導電圖案小的寬度，使得刻蝕停止圖案的至少一部分被暴露。5.如權(quán)利要求1所述的半導體器件，其中，刻蝕停止圖案中的每個的寬度大于絕緣柱中的每個的寬度。6.如權(quán)利要求1所述的半導體器件，其中，刻蝕停止圖案中的每個具有與絕緣柱中的一個重疊的第一側(cè)壁以及與絕緣柱之間的有源區(qū)重疊的第二側(cè)壁。7.—種半導體器件，包括: 襯底，包括單元陣列區(qū)和外圍區(qū)，其中，外圍區(qū)包括有源區(qū)； 絕緣柱，彼此分離并且形成在外圍區(qū)中的有源區(qū)中； 柵電極，布置在襯底之上，其中柵電極的兩端分別與絕緣柱重疊； 刻蝕停止圖案，掩埋在柵電極中并且分別與絕緣柱重疊； 管型柵極，布置在單元陣列區(qū)中的襯底之上； 管型溝槽，形成在管型柵極中；以及 第一溝道部，形成在管型溝槽中。8.一種半導體器件，包括: 襯底，提供在外圍區(qū)中； 第一絕緣柱和第二絕緣柱，形成在襯底中；以及 柵電極，沿第一方向從第一絕緣柱之上延伸至第二絕緣柱之上； 其中，柵電極包括第一刻蝕停止圖案和第二刻蝕停止圖案， 其中，第一刻蝕停止圖案沿第一方向從柵電極內(nèi)部延伸至第一絕緣柱之上，以及 其中，第二刻蝕停止圖案沿第一方向從柵電極內(nèi)部延伸至第二絕緣柱之上。9.一種制造半導體器件的方法，所述方法包括: 形成彼此分離且布置在襯底的高壓晶體管區(qū)中的絕緣柱； 在其中形成絕緣柱的襯底之上形成第一導電層的上導電層； 在上導電層中形成分別與絕緣柱重疊的刻蝕停止圖案； 在上導電層之上形成第二導電層并且覆蓋刻蝕停止圖案；以及通過選擇性地刻蝕第二導電層和上導電層來形成具有分別與絕緣柱重疊的兩端的柵電極， 其中，刻蝕停止圖案掩埋在柵電極中。10.一種制造半導體器件的方法，所述方法包括: 提供包括單元陣列區(qū)和外圍區(qū)的襯底，其中外圍區(qū)包括有源區(qū)； 形成彼此分離且提供在有源區(qū)中的絕緣柱； 在外圍區(qū)中的襯底和絕緣柱之上(i)以及單元陣列區(qū)中的襯底之上(ii)形成第一導電層的上導電層； 同時形成在單元陣列區(qū)中的上導電層中布置的犧牲圖案(i)以及外圍區(qū)中的分別與絕緣柱重疊的刻蝕停止圖案(ii); 在上導電層之上形成第二導電層，并且覆蓋犧牲圖案和刻蝕停止圖案；以及通過選擇性地刻蝕第二導電層和上導電層來同時形成外圍區(qū)中的柵電極(i)以及單元陣列區(qū)中的管型柵極(ii)， 其中，柵電極具有分別與絕緣柱重疊的兩端， 其中，刻蝕停止圖案掩埋在柵電極中， 其中，犧牲圖案掩埋在管型柵極中。
【文檔編號】H01L21/8247GK106024790SQ201510603178
【公開日】2016年10月12日
【申請日】2015年9月21日
【發(fā)明人】郭尚炫
【申請人】愛思開海力士有限公司