一種基于soi工藝的電池管理芯片電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種電池管理芯片電路，特別是涉及一種基于SOI工藝的電池管理芯 片電路。
【背景技術(shù)】
[0002] 電動(dòng)車未來(lái)將以鋰電池為主要?jiǎng)恿︱?qū)動(dòng)來(lái)源，BMS(Battery Management System) 電池管理系統(tǒng)是用來(lái)保障鋰電池正常工作的關(guān)鍵部分，主要包括電池電壓轉(zhuǎn)換與量測(cè)電 路、電池平衡驅(qū)動(dòng)電路、開(kāi)關(guān)驅(qū)動(dòng)電路、電流量測(cè)、通訊電路，以及相應(yīng)的后端數(shù)據(jù)處理模 塊。常見(jiàn)的BMS原理框圖如圖1所示。
[0003] 由于BMS-般會(huì)涉及到高電壓(0-60V)領(lǐng)域，該芯片的設(shè)計(jì)以及制造對(duì)半導(dǎo)體工藝 有著相當(dāng)高的要求。當(dāng)前，市場(chǎng)上的BMS芯片的設(shè)計(jì)以及制造多采用高壓BCD工藝，B⑶工藝 的各個(gè)集成電路器件單元采用硅襯底制備，器件單元間采用PN結(jié)隔離高壓，圖2所示為BCD 工藝中一高壓器件剖面圖。
[0004]該高壓器件在高壓集成電路設(shè)計(jì)中對(duì)器件各個(gè)端口電壓要求非常嚴(yán)格，一般而 言，包括：DPSUB端需要接GND電壓；2)LDWELL端需要接高壓（但是電壓不能高出LDWELL與 PSUB間的最大隔離電壓值）；3) BULK端電壓不能高于LDWELL，但也不能低于該P(yáng)N結(jié)的反向隔 離電壓最大值;4) SOURCE端、DRAIN端、GATE端可視為懸浮于高壓阱內(nèi)的普通MOS器件。
[0005] 根據(jù)上述介紹可知，B⑶工藝中該類器件為6端器件。在電路設(shè)計(jì)中對(duì)各個(gè)端口電 壓要求極其嚴(yán)格，尤其是LDWELL與BULK兩個(gè)端口為普通工藝所不常用，在芯片設(shè)計(jì)中需要 認(rèn)真考慮電壓值，一旦考慮不周，抑或是仿真文件存在缺陷，仿真軟件不會(huì)報(bào)錯(cuò)，芯片流片 之后，就會(huì)存在高壓漏電甚至擊穿問(wèn)題。這對(duì)于集成電路流片的高成本而言是難以接受的。
[0006] 基于以上所述，提供一種隔離性能好、器件端口較少的BMS設(shè)計(jì)與制造工藝實(shí)屬必 要。

【發(fā)明內(nèi)容】

[0007] 鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種基于SOI工藝的電池 管理芯片電路，用于解決現(xiàn)有技術(shù)中電池管理芯片電路隔離性能較差，端口較多，結(jié)構(gòu)復(fù)雜 的問(wèn)題。
[0008] 為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種基于SOI工藝的電池管理芯片 電路，所述電池管理芯片電路基于SOI高壓工藝集成。
[0009] 作為本發(fā)明的基于SOI工藝的電池管理芯片電路的一種優(yōu)選方案，所述電池管理 芯片電路采用的高壓MOS管為基于SOI工藝的高壓MOS器件單元。
[0010] 作為本發(fā)明的基于SOI工藝的電池管理芯片電路的一種優(yōu)選方案，所述基于SOI工 藝的MOS器件單元包括：SOI襯底，包括硅襯底、絕緣層以及頂層硅；所述頂層硅中形成有 NMOS器件或/及PMOS器件;所述NMOS器件形成于所述頂層硅的P阱區(qū)域，包括N+型源區(qū)、N+型 漏區(qū)、柵極結(jié)構(gòu)、P+型體區(qū)，所述P+型體區(qū)與N+型源區(qū)之間采用淺溝道結(jié)構(gòu)隔離;所述PMOS 器件形成于所述頂層硅的N阱區(qū)域，包括P+型源區(qū)、P+型漏區(qū)、柵極結(jié)構(gòu)、N+型體區(qū)，所述N+ 型體區(qū)與P+型源區(qū)之間采用淺溝道結(jié)構(gòu)隔離。
[0011] 進(jìn)一步地，所述基于SOI工藝的MOS器件單元包括匪OS器件及PMOS器件，且所述 NMOS器件及PMOS器件之間采用淺溝道結(jié)構(gòu)隔離。
[0012] 作為本發(fā)明的基于SO I工藝的電池管理芯片電路的一種優(yōu)選方案，所述匪OS器件 包括分別對(duì)應(yīng)于N+型源區(qū)、N+型漏區(qū)、柵極結(jié)構(gòu)、P+型體區(qū)的4個(gè)引出端。
[0013] 作為本發(fā)明的基于SOI工藝的電池管理芯片電路的一種優(yōu)選方案，所述PMOS器件 包括分別對(duì)應(yīng)于P+型源區(qū)、P+型漏區(qū)、柵極結(jié)構(gòu)、N+型體區(qū)的4個(gè)引出端。
[0014] 作為本發(fā)明的基于SOI工藝的電池管理芯片電路的一種優(yōu)選方案，所述基于SOI工 藝的MOS器件單元之間采用深溝槽結(jié)構(gòu)隔離，所述深溝槽結(jié)構(gòu)包括至少貫穿所述頂層硅的 深溝槽以及填充于所述深溝槽內(nèi)的絕緣材料。
[0015] 作為本發(fā)明的基于SOI工藝的電池管理芯片電路的一種優(yōu)選方案，所述電池管理 芯片電路的工作電壓為〇~60V。
[0016] 作為本發(fā)明的基于SOI工藝的電池管理芯片電路的一種優(yōu)選方案，所述電池管理 芯片電路包括模擬調(diào)制器輸入的接口電路，所述接口電路包括:基于SO I工藝集成的第一 MOS管、第二MOS管、第三MOS管、第四MOS管、第一二極管、第二二極管、第一電容以及第二電 容，其中，所述第一MOS管、第二MOS管、第三MOS管、第四MOS管的源端與第一二極管、第二二 極管的正極相連，并與輸入電壓相連，所述第一 MOS管的柵極、第四MOS管的柵極以及第三 MOS管的漏極與第一二極管的負(fù)極以及第一電容的負(fù)極相連，所述第二MOS管、第三MOS管的 柵極以及第四MOS管的漏極與第二二極管的負(fù)極以及第二電容的負(fù)極相連，所述第一電容 及第二電容的正極分別連接非交疊互補(bǔ)時(shí)鐘信號(hào);所述第一 MOS管及第二MOS管的漏極分別 作為電路的輸出端。
[0017] 如上所述，本發(fā)明的基于SOI工藝的電池管理芯片電路，具有以下有益效果：
[0018] 1)B⑶工藝對(duì)稱型高壓MOS為六端器件，相應(yīng)的SOI高壓器件為4端器件，減小了芯 片設(shè)計(jì)的難度以及風(fēng)險(xiǎn)，降低了版圖設(shè)計(jì)的布線難度。
[0019] 2)S0I工藝中深溝槽(TRENCH)結(jié)構(gòu)用于隔離版圖上的各個(gè)單元，TRENCH為絕緣層 耐壓能力強(qiáng)，相對(duì)于BCD工藝中PN結(jié)隔離要占用更小的芯片面積。
[0020] 3) SO I中TRENCH隔離不存在B⑶工藝中PN結(jié)隔離的漏電流，減小芯片的功耗。
[0021 ] 4)此外，SOI本身還固有的一些優(yōu)勢(shì)包括:耐高溫、抗閂鎖，提高芯片的可靠性及穩(wěn) 定性;SOI器件能有效減少器件之間的串?dāng)_，具有一定的抗輻照性能，可以應(yīng)用于更高頻領(lǐng) 域，使芯片具有更廣的應(yīng)用領(lǐng)域。
【附圖說(shuō)明】
[0022]圖1顯示為電池管理芯片電路的結(jié)構(gòu)框圖。
[0023]圖2顯示為現(xiàn)有技術(shù)中基于B⑶工藝制備的高壓器件的結(jié)構(gòu)示意圖。
[0024]圖3顯示為本發(fā)明的基于SOI工藝的MOS器件單元的結(jié)構(gòu)示意圖。
[0025]圖4顯示為本發(fā)明的模擬調(diào)制器輸入的接口電路的電路結(jié)構(gòu)示意圖。
[0026]圖5顯示為本發(fā)明的模擬調(diào)制器輸入的接口電路的仿真結(jié)果示意圖。
[0027] 元件標(biāo)號(hào)說(shuō)明
[0028] 101 硅襯底
[0029] 1〇2 絕緣層
[0030] 103 P 阱區(qū)域
[0031] 104 N+型源區(qū)
[0032] 1〇5 N+型漏區(qū)
[0033] 1〇6 柵極結(jié)構(gòu)
[0034] 107 P+型體區(qū)
[0035] 108 淺溝道結(jié)構(gòu)
[0036] 1〇9 N 阱區(qū)域
[0037] HO P+型源區(qū)
[0038] Hl P+型漏區(qū)
[0039] 112 柵極結(jié)構(gòu)
[0040] 113 N+型體區(qū)
【具體實(shí)施方式】
[0041] 以下通過(guò)特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書(shū) 所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過(guò)另外不同的具體實(shí) 施方式加以實(shí)施或應(yīng)用，本說(shuō)明書(shū)中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒(méi)有背離 本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0042] 請(qǐng)參閱圖1及圖3~圖5。需要說(shuō)明的是，本實(shí)施例中所提供的圖示僅以示意方式說(shuō) 明本發(fā)明的基本構(gòu)想，遂圖示中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件 數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且 其組件布局型態(tài)也可能更為復(fù)雜。
[0043]如圖1及圖3~圖5所示，本實(shí)施例提供一種基于SOI工藝的電池管理芯片電路，如 圖1所示，本實(shí)施例的電池管理芯片電路包括:高壓多路選通器MUX、電壓基準(zhǔn)電路、Sigma-delta ADC(包括模擬調(diào)制器以及數(shù)字濾波器 ）、SPI 通訊電路、 以及功能控制電路與電壓值 寄存器。在本實(shí)施例中，所述電池管理芯片電路基于SOI高壓工藝集成。
[0044]作為示例，所述電池管理芯片電路采用的高壓MOS管為基于SOI工藝的高壓MOS器 件單元。
[0045] 如圖3所示，作為示例，所述基于SOI工藝的MOS器件單元包括:S0I襯底，包括硅襯 底101、絕緣層102以及頂層硅;所述頂層硅中形成有匪OS器件或/及PMOS器件;所述匪OS器 件形成于所述頂層硅的P阱區(qū)域103,包括N+型源區(qū)104、N+型漏區(qū)105、柵極結(jié)構(gòu)106、P+型體 區(qū)107，所述P+型體區(qū)107與N+型源區(qū)104之間采用淺溝道結(jié)構(gòu)108隔離;所述PMOS器件形成 于所述頂層硅的N阱區(qū)域109,包括P+型源區(qū)110、P+型漏區(qū)111、柵極結(jié)構(gòu)112、N+型體區(qū)113， 所述N+型體區(qū)113與P+型源區(qū)1