半導(dǎo)體器件的形成方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種半導(dǎo)體器件的形成方法。
【背景技術(shù)】
[0002] 隨著超大規(guī)模集成電路技術(shù)的迅速發(fā)展，MOSFET器件的尺寸在不斷減小，通常包 括MOSFET器件溝道長度的減小，柵氧化層厚度的減薄等，W獲得更快的器件速度。但是隨 著超大規(guī)模集成電路技術(shù)發(fā)展至超深亞微米級，特別是90納米及W下技術(shù)節(jié)點(diǎn)時，溝道長 度減小會帶來一系列問題，為了控制短溝道效應(yīng)，會在溝道中滲雜較高濃度的雜質(zhì)，送會降 低載流子的遷移率，從而導(dǎo)致器件性能下降，單純的器件尺寸減小很難滿足大規(guī)模集成電 路技術(shù)的發(fā)展。因此，應(yīng)力工程被廣泛研究用來提高載流子的遷移率，從而獲得更快的器件 速度，并滿足摩爾定律的規(guī)律。
[0003] 嵌入式錯娃源漏技術(shù)（Embedding SiGe)技術(shù)是45納米及W下技術(shù)節(jié)點(diǎn)中重要和 核必的工藝技術(shù)。圖1示出了現(xiàn)有技術(shù)具有嵌入式錯娃源漏的PMOS晶體管的結(jié)構(gòu)示意圖。 參考圖1，半導(dǎo)體襯底10內(nèi)具有淺溝槽隔離結(jié)構(gòu)20,半導(dǎo)體襯底10上形成有柵極結(jié)構(gòu)30， 所述柵極結(jié)構(gòu)30包括柵介質(zhì)層31、柵電極層32和硬掩膜層33,所述柵電極層32側(cè)壁上形 成有氧化層40,所述氧化層40的側(cè)壁上還形成側(cè)墻50?，F(xiàn)有技術(shù)中，通過刻蝕柵極結(jié)構(gòu)30 兩側(cè)的半導(dǎo)體襯底10形成凹槽（未標(biāo)示），再在所述凹槽內(nèi)選擇性地外延生長錯娃層60， 因?yàn)殄e娃晶格常數(shù)與娃不匹配，在垂直溝道的方向上娃晶格受到拉伸產(chǎn)生張應(yīng)力，沿溝道 方向娃晶格受到壓縮產(chǎn)生壓應(yīng)力，可W提高PMOS晶體管的電流驅(qū)動能力。
[0004] 但是，現(xiàn)有技術(shù)在形成嵌入式錯娃源漏后，柵極存在錯娃殘留。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明解決的問題是，現(xiàn)有技術(shù)中在形成嵌入式錯娃源漏后，柵極存在錯娃殘留。
[0006] 為解決上述問題，本發(fā)明提出了一種半導(dǎo)體器件的形成方法，包括；提供半導(dǎo)體襯 底，在所述半導(dǎo)體襯底上形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵介質(zhì)層、位于柵介質(zhì)層上的柵 電極層和位于柵電極層上的硬掩膜層；在所述柵電極層的側(cè)壁表面形成氧化層；刻蝕所述 硬掩膜層，去除所述硬掩膜層的一部分W暴露出所述柵電極層的肩部；形成覆蓋所述半導(dǎo) 體襯底表面、柵極結(jié)構(gòu)表面和柵電極層肩部的側(cè)墻材料層，所述側(cè)墻材料層與所述肩部接 觸的部分至少部分地利用所述肩部的材料形成；W及采用干法刻蝕工藝去除位于所述半導(dǎo) 體襯底表面和所述柵極結(jié)構(gòu)頂表面的側(cè)墻材料層，位于所述柵極結(jié)構(gòu)側(cè)壁表面的側(cè)墻材料 層形成側(cè)墻。
[0007] 可選地，所述柵介質(zhì)層的材料為氧化娃，柵電極層的材料為多晶娃，硬掩膜層的材 料為氮化娃。
[0008] 可選地，所述氧化層通過對所述柵電極層的氧化形成。
[000引可選地，所述氧化層的厚度為15A~30A。
[0010] 可選地，刻蝕所述硬掩膜層采用干法刻蝕，刻蝕氣體包括CF4,流量為IOOsccm~ 200sccm，刻蝕功率為500W，刻蝕氣壓為3mTorr〇
[0011] 可選地，所述硬掩膜層的水平刻蝕寬度為~；10藻，垂直刻蝕厚度為 20 A ~200A。
[0012] 可選地，所述側(cè)墻材料層為氮化娃。
[0013] 可選地，所述側(cè)墻材料層的厚度為45A~lOOA，采用爐管擴(kuò)散工藝形成，工藝溫 度為 400°C~700°C。
[0014] 可選地，所述半導(dǎo)體器件的形成方法還包括；形成覆蓋所述半導(dǎo)體襯底表面和所 述柵極結(jié)構(gòu)的阻擋層；刻蝕所述柵極結(jié)構(gòu)兩側(cè)的阻擋層和半導(dǎo)體襯底，形成凹槽；在所述 凹槽內(nèi)外延形成錯娃層。
[0015] 可選地，所述阻擋層的材料為氮化娃，采用原子層沉積工藝形成，厚度為 65A~120A。
[0016] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有W下優(yōu)點(diǎn)：
[0017] 本發(fā)明實(shí)施例的半導(dǎo)體器件的形成方法中，在柵電極層的側(cè)壁表面形成氧化層 后，刻蝕柵電極層上的硬掩膜層，去除所述硬掩膜層的一部分，暴露出了柵電極層的肩部； 再沉積側(cè)墻材料層，所述側(cè)墻材料層與所述肩部接觸的部分至少部分地利用所述肩部的材 料形成，由于側(cè)墻材料層在暴露出的柵電極肩部上的生長速度更快，使得柵電極肩部處的 側(cè)墻材料層厚度更大且形貌更平滑，在后續(xù)的刻蝕過程中，不會因?yàn)閭?cè)墻材料層較薄而暴 露出柵電極層的肩部，錯娃材料也不會外延生長在柵電極層的肩部。本發(fā)明實(shí)施例通過刻 蝕硬掩膜層，調(diào)整了后續(xù)形成的側(cè)墻材料層的形貌，有效減少了柵極錯娃殘余缺陷的形成。
【附圖說明】
[0018] 圖1是現(xiàn)有技術(shù)具有嵌入式錯娃源漏的PMOS晶體管的結(jié)構(gòu)示意圖；
[0019] 圖2至圖8是本發(fā)明實(shí)施例的半導(dǎo)體器件的形成過程中的中間結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0020] 由【背景技術(shù)】可知，現(xiàn)有技術(shù)在形成嵌入式錯娃源漏后，柵極存在錯娃殘留。
[0021] 本發(fā)明的發(fā)明人研究了現(xiàn)有技術(shù)的嵌入式錯娃源漏的形成方法發(fā)現(xiàn)，參考圖1，現(xiàn) 有技術(shù)中在半導(dǎo)體襯底10上形成柵極結(jié)構(gòu)30后，會氧化多晶娃柵電極層32的側(cè)壁形成氧 化層40,接著再形成覆蓋半導(dǎo)體襯底10表面和柵極結(jié)構(gòu)30的氮化娃層，刻蝕所述氮化娃層 形成側(cè)墻60。但是，在氮化娃材料的形成過程中，在硬掩膜層33和氧化層40的交界處的柵 電極層32的肩部，會出現(xiàn)氮化娃形成較少的現(xiàn)象。在后續(xù)的錯娃材料外延生長過程中，即 使再形成氮化娃保護(hù)層來保護(hù)柵極結(jié)構(gòu)，但經(jīng)過刻蝕工藝后還是會暴露出柵電極層32的 肩部，會在柵電極層32的肩部外延生長出錯娃材料61 (參考圖1)，形成柵極錯娃殘余的缺 陷。若該錯娃殘余不能被完全去除，在后續(xù)形成金屬娃化物或者導(dǎo)電插塞的過程中，容易造 成源漏極和柵極之間的漏電?，F(xiàn)有技術(shù)通常會通過加厚氮化娃保護(hù)層或者加強(qiáng)外延生長的 控制，來減少柵極的錯娃殘余，但是效果不佳。
[0022] 基于W上研究，本發(fā)明的發(fā)明人提出了一種半導(dǎo)體器件的形成方法。通過調(diào)整柵 極結(jié)構(gòu)上硬掩膜層和側(cè)墻的形貌，來減少柵極的錯娃殘余缺陷。具體地，所述半導(dǎo)體器件的 形成方法在半導(dǎo)體襯底上形成柵極結(jié)構(gòu)和氧化層后，刻蝕柵電極層上的硬掩膜層，去除所 述硬掩膜層的一部分W暴露出所述柵電極層的肩部，再沉積側(cè)墻材料層，使得側(cè)墻材料層 在柵電極層的肩部位置的沉積速度加快，生長厚度更大且形貌更加平滑，有利于柵電極層 的肩部在后續(xù)的工藝不被露出，產(chǎn)生錯娃殘余。
[0023] 為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明 的具體實(shí)施例做詳細(xì)的說明。
[0024] 需要說明的是，提供送些附圖的目的是有助于理解本發(fā)明的實(shí)施例，而不應(yīng)解釋 為對本發(fā)明的不當(dāng)?shù)南拗?。為了更清楚起見，圖中所示尺寸并未按比例繪制，可能會做放 大、縮小或其他改變。
[00巧]下面W PMOS晶體管的形成方法為例說明本發(fā)明的半導(dǎo)體器件的形成方法。
[0026] 首先，參考圖2,提供半導(dǎo)體襯底100,在所述半導(dǎo)體襯底100上形成柵極結(jié)構(gòu)120， 所述柵極結(jié)構(gòu)120包括柵介質(zhì)層121、位于柵介質(zhì)層121上的柵電極層122和位于柵電極層 122上的硬掩膜層123。
[0027] 所述半導(dǎo)體襯底100為后續(xù)工藝的工作平臺。本實(shí)施例中，所述半導(dǎo)體襯底100 為娃襯底。在其他實(shí)施例中，所述半導(dǎo)體襯底100還可W為絕緣體上娃（SOI =Silicon化 Insulator)或者其他半導(dǎo)體材料。本實(shí)施例中，所述半導(dǎo)體襯底100內(nèi)還形成有隔離結(jié)構(gòu) 110,所述隔離結(jié)構(gòu)110可W為淺溝槽隔離結(jié)構(gòu)或局部氧化娃結(jié)構(gòu)化OCOS)，用于將半導(dǎo)體 襯底100中的有源區(qū)域隔離起來，所述淺溝槽隔離結(jié)構(gòu)或局部氧化娃結(jié)構(gòu)的形成方法可參 考現(xiàn)有工藝，在此不再賞述。
[0028] 本實(shí)施例中，所述柵介質(zhì)層121的材料為氧化娃，柵電極層122的材料為多晶娃， 硬掩膜層123的材料為氮化娃。
[002引具體地，本實(shí)施例中，在所述半導(dǎo)體襯底100上形成柵極結(jié)構(gòu)120包括；首先，在所 述半導(dǎo)體襯底100上依次形成氧化娃材料層、多晶娃材料層和氮化娃材料層，所述氧化娃 材料層可W通過氧化所述半導(dǎo)體襯底100表面形成或者通過原子層沉積工藝形成，所述多 晶娃材料層和氮化娃材料層可W通過化學(xué)氣相沉積工藝形成；接著，在所述氮化娃材料層 上通過涂膠、顯影和曝光等工藝后形成圖形化的光刻膠層，W所述圖形化的光刻膠層為掩 膜刻蝕所述氮化娃材料層，直至暴露出多晶娃材料層，形成硬掩膜層123 ;接著，W所述硬 掩膜層123為掩膜，刻蝕所述多晶娃材料層和所述氧化娃材料層，分別形成柵電極層122和 柵介質(zhì)層121。
[0030] 在其他實(shí)施例中，所述柵介質(zhì)層121還可W為高介電常數(shù)（高K)材料，柵電極層 122為金屬材料，構(gòu)成高K金屬柵（HKMG)結(jié)構(gòu)，有利于提高M(jìn)OS晶體管的擊穿電壓，減小漏 電流，提高晶體管性能。在另一些實(shí)施例中，所述柵電極層122為偽柵，后續(xù)形成源漏區(qū)域 后，需要去除偽柵，形成金屬柵極。本發(fā)明對所述半導(dǎo)體襯底100上的柵極結(jié)構(gòu)120的具體 結(jié)構(gòu)不作出限定，形成方法可參考現(xiàn)有工藝，在此不再賞述。
[0031] 接著，參考圖3,在所述柵電極層122的側(cè)壁表面形成氧化層130。
[0032] 本實(shí)施例中，所述柵電極層122為多晶娃，通過氧化所述柵電極層122的側(cè)壁形成 所述氧化層130。所述氧化層130用于保護(hù)所述柵電極層122,減少柵電極層122的表面娃 在后續(xù)工藝中的損失或者損傷。所述氧化層130相比于現(xiàn)有技術(shù)中形成于柵電極層表面的 氧化層，厚度更大，可W用于補(bǔ)償在后續(xù)刻蝕所述硬掩膜層123的工藝中的氧化層130的損 失。例如，所述氧化層130的厚度比現(xiàn)有技術(shù)中形成于柵電極層表面的氧化層厚2藻~lOA。 本實(shí)施例中，所述氧化層130的厚度為13A~30A。
[0033] 在其他實(shí)施例中，還可W通過原子層沉積工藝在所述柵電極層122的側(cè)壁表面形 成氧化層130。例如，當(dāng)所述柵電極層122為高K材料時，即可采用原子層沉積工藝形成所 述氧化層130。
[0034] 接著，參考圖4,刻蝕所述硬掩膜層123,去除所述硬掩膜層123的一部分W暴露出 所述柵電極層122的肩部122a。
[0035] 具體地，采用具有較高選擇比的干法刻蝕工藝刻蝕所述硬掩膜層123。本實(shí)施例 中，所述干法刻蝕采用的刻蝕氣體為CF"流量為IOOsccm~200sccm，上電極功率為500W， 下電極電壓為0V，刻蝕腔室壓力為3mTorr，刻蝕腔室中CFa等離子體刻蝕劑的中必與邊緣 (center/edge)分布比率為0. 5TCCT，用于放置晶圓的基座的內(nèi)圈和外圈溫度均為4(TC~ 8(TC，刻蝕時間為10砂~30砂。所述刻蝕工藝對所述硬掩膜層123的垂直刻蝕厚度為 20蓋~200A冰平刻蝕寬度2A~lOA。需要說明的是，上述描述中