一種疊加電容及其制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導體技術(shù)領(lǐng)域，具體而言涉及一種疊加電容及其制作方法。
【背景技術(shù)】
[0002] 對于金屬-氧化物-半導體（Metal-Oxide-Semiconductor，簡稱M0S)電容，多 晶石圭-絕緣層-多晶娃（Poly-Insulation-Poly，簡稱PIP)電容，金屬-絕緣體-金屬 (Metal-Insulation-Metal，簡稱MIM)電容，大量使用于半導體制造領(lǐng)域，但目前主要為三 種電容的獨立結(jié)構(gòu)的應(yīng)用。
[0003] 對于獨立電容結(jié)構(gòu)，單位電容的提高需通過更換更大的介電系數(shù)材料或縮小電容 介質(zhì)厚度的方法達成。更換介電材料需要更大的工藝開發(fā)成本，介質(zhì)厚度縮小則往往受限 于工藝能力的制約。
[0004] 因此，為了解決上述技術(shù)問題，有必要提出一種新的電容。

【發(fā)明內(nèi)容】

[0005] 在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進 一步詳細說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護的技術(shù)方案的 關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。
[0006] 為了克服目前存在的問題，本發(fā)明實施例一提供一種疊加電容，包括以層疊形式 相互并聯(lián)的一個M0S電容、一個PIP電容和至少一個Μ頂電容，
[0007] 所述M0S電容包括：半導體襯底，在所述半導體襯底內(nèi)形成有阱區(qū)用作所述M0S電 容的下極板，所述半導體襯底上形成有柵極介電層，在所述柵極介電層上形成有第一多晶 石圭層，所述第一多晶娃層用作所述M0S電容的上極板；
[0008] 所述PIP電容包括：所述第一多晶硅層也用作所述PIP電容的下極板，形成于所 述第一多晶硅層上的PIP電容介質(zhì)層，在所述PIP電容介質(zhì)層的上方形成有第二多晶硅層， 用作所述PIP電容的上極板；
[0009] 在所述PIP電容和所述M0S電容上形成有第一層間介電層，在所述第一層間介電 層上形成有所述Μ頂電容，該Μ頂電容包括位于所述第一層間介電層上的所述Μ頂電容的 下極板，位于所述Μ頂電容的下極板上方的Μ頂電容介質(zhì)層以及所述Μ頂電容的上極板。
[0010] 進一步，所述PIP電容介質(zhì)層的面積和所述PIP電容的上極板的面積均小于所述 第一多晶娃層的面積。
[0011] 進一步，所述阱區(qū)內(nèi)形成有阱接觸。
[0012] 進一步，所述阱區(qū)為N型阱區(qū)或P型阱區(qū)；所述阱區(qū)為N阱時，阱接觸為N+擴散 區(qū)；講區(qū)為P阱時，阱接觸為P+擴散區(qū)。
[0013] 進一步，在所述Μ頂電容上方形成有第二層間介電層，在所述第二層間介電層上 還形成有第二Μ頂電容，所述第二Μ頂電容包括：包括位于所述第二層間介電層上的所述第 二Μ頂電容的下極板，位于所述第二Μ頂電容的下極板上方的第二Μ頂電容介質(zhì)層以及所 述第二Μ頂電容的上極板。
[0014] 進一步，所述Μ頂電容的上極板與所述第二Μ頂電容的下極板通過位于所述第二 層間介電層內(nèi)的若干接觸孔電連接。
[0015] 進一步，所述M0S電容的下極板、所述PIP電容的上極板、所述Μ頂電容的下極板 和所述第二ΜΙΜ電容的上極板電連接；所述第一多晶娃層、所述ΜΙΜ電容的上極板和所述第 二Μ頂電容的下極板電連接。
[0016] 本發(fā)明實施例二提供一種如實施例一中所述的疊加電容的制作方法，包括步驟：
[0017] 提供半導體襯底，在所述半導體襯底上制作M0S電容；
[0018] 以所述M0S電容的上極板作為PIP電容的下極板，在所述M0S電容上形成PIP電 容介質(zhì)層，在所述PIP電容介質(zhì)層上形成第二多晶硅層，刻蝕所述PIP電容介質(zhì)層和第二多 晶硅層，以形成PIP電容；
[0019] 在所述PIP電容和所述M0S電容之上形成第一層間介電層，在所述第一層間介電 層上形成Μ頂電容的下極板，在所述Μ頂電容的下極板上形成Μ頂電容介質(zhì)層，在所述Μ頂 電容介質(zhì)層上構(gòu)圖形成Μ頂電容的上極板。
[0020] 進一步，在形成所述Μ頂電容后還包括：
[0021] 在所述Μ頂電容上方形成有第二層間介電層，在所述第二層間介電層內(nèi)形成若干 接觸孔，在所述第二層間介電層上形成第二Μ頂電容的下極板，在所述第二Μ頂電容的下極 板上方形成所述第二Μ頂電容介質(zhì)層以及所述第二Μ頂電容的上極板。
[0022] 進一步，所述在所述半導體襯底上制作M0S電容，具體為：
[0023] 步驟一、對所述半導體襯底進行離子注入，形成阱區(qū)，所述阱區(qū)用作M0S電容的下 極板；
[0024] 步驟二、在所述半導體襯底中形成隔離結(jié)構(gòu)；
[0025] 步驟三、在所述半導體襯底的器件區(qū)上方形成柵極介電層；
[0026] 步驟四、在所述柵極介電層上形成第一多晶硅層；
[0027] 步驟五、刻蝕所述第一多晶硅層，以用作上極板，形成M0S電容；
[0028] 步驟六、在所述阱區(qū)內(nèi)形成阱接觸。
[0029] 綜上所述，根據(jù)本發(fā)明的疊加電容，其具有更大的單位電容，不但可以節(jié)約開發(fā)成 本，而且完全和現(xiàn)有工藝平臺兼容。
【附圖說明】
[0030] 本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā) 明的實施例及其描述，用來解釋本發(fā)明的原理。
[0031] 附圖中：
[0032] 圖1為本發(fā)明實施例一中疊加電容的剖面示意圖；
[0033] 圖2為本發(fā)明實施例一中的疊加電容帶有保護二極管的電路等效圖；
[0034] 圖3為本發(fā)明實施例一中疊加電容的CV測試曲線；
[0035] 圖4為本發(fā)明實施例一中疊加電容的BV測試曲線；
[0036] 圖5為本發(fā)明實施例二中方法依次實施步驟的流程圖。
【具體實施方式】
[0037] 在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然 而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以 實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進 行描述。
[0038] 應(yīng)當理解的是，本發(fā)明能夠以不同形式實施，而不應(yīng)當解釋為局限于這里提出的 實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給 本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終 相同附圖標記表示相同的元件。
[0039] 應(yīng)當明白，當元件或?qū)颖环Q為"在...上"、"與...相鄰"、"連接到"或"耦合到"其 它元件或?qū)訒r，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)樱?或者可以存在居間的元件或?qū)?。相反，當元件被稱為"直接在...上"、"與...直接相鄰"、 "直接連接到"或"直接耦合到"其它元件或?qū)訒r，則不存在居間的元件或?qū)?。?yīng)當明白，盡管 可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、 層和/或部分不應(yīng)當被這些術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部 分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導之下，下面討論的第一元 件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0040]空間關(guān)系術(shù)語例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與 其它元件或特征的關(guān)系。應(yīng)當明白，除了圖中所示的取向以外，空間關(guān)系術(shù)語意圖還包括使 用和操作中的器件的不同取向。例如，如果附