專利名稱：一種mos型高壓集成電路及制作方法
技術領域：
本發(fā)明涉及半導體集成電路制造領域，尤其涉及一種MOS型高壓集成電路及制作方法。
背景技術：
半導體集成電路，按照器件結構分類，有雙極型集成電路、MOS型集成電路、雙極和MOS混合集成電路(簡稱為BiCMOS)、雙極/MOS/功率雙擴散MOS混合集成電路(簡稱為BCD)等；按照工作電壓分類，有低壓集成電路和高壓集成電路。MOS型高壓集成電路的定義:在常規(guī)的低壓集成電路(工作電壓3.3 6伏)基礎上，集成了高壓NMOS和高壓PM0S，應用電壓大于6伏(一般都大于9伏)的MOS型集成電路；在MOS型高壓集成電路中，一般都至少包含有低壓NM0S、低壓PMOS (統(tǒng)稱為低壓CMOS)和高壓NMOS、高壓PMOS (統(tǒng)稱為高壓M0S)，小部分MOS型高壓集成電路中不包含高壓PMOS。如圖1所示，在MOS型高壓集成電路中，其中的低壓CMOS部分都是常規(guī)的器件結構和制造方法，而其中的高壓MOS部分有多種器件結構和制造方法；現(xiàn)有技術中，9 18伏MOS型高壓集成電路的器件結構和制造方法如下:步驟101，在襯底上制作N阱和P阱；步驟102，制作場氧化層(Fox)和P場摻雜區(qū)(PF)；步驟103，制作柵氧化層和多晶硅柵；步驟104，N型漂移區(qū)(N-)光刻、離子注入；步驟105，P型漂移區(qū)(P-)光刻、離子注入；步驟106，漂移區(qū)擴散；步驟107，制作N型輕摻雜漏區(qū)(NLDD)和側墻；步驟108，N型重摻雜源漏區(qū)(N+)光刻、離子注入；步驟109，P型重摻雜源漏區(qū)(P+)光刻、離子注入；步驟110，退火(生成的MOS型高壓集成電路如圖2所示)。在以上工藝流程中，N型漂移區(qū)(N-)和P型漂移區(qū)(P-)是為了實現(xiàn)高壓NMOS和高壓PMOS而制作的，即上述流程中步驟104、105和106是為了制作高壓NMOS和高壓PMOS而設置的工藝步驟，這種MOS型高壓集成電路的制造成本比較高。

發(fā)明內容
本發(fā)明提供一種MOS型高壓集成電路及制作方法，本發(fā)明所提供的方法解決現(xiàn)有技術中制作高壓集成電路的工序復雜，并且制造成本比較高的問題。本發(fā)明提供一種MOS型高壓集成電路，包括:設置在襯底上的高壓PMOS和高壓NM0S，其中，高壓PMOS的溝道長度等于設置在該高壓PMOS上的多晶硅柵與N阱有源區(qū)的疊加寬度，高壓NMOS的溝道長度等于設置在該高壓NMOS上的多晶硅柵的寬度；
在高壓NMOS的漏極結構中的第一重摻雜漏區(qū)N+的側壁被輕摻雜漏區(qū)NLDD包圍，所述第一重摻雜漏區(qū)N+的側壁與側墻邊緣和場氧化層邊緣間隔設定距離；在高壓PMOS的漏極結構中第二重摻雜漏區(qū)P+的側壁被P場摻雜區(qū)PF包圍，所述第二重摻雜漏區(qū)P+的側壁與多晶硅柵邊緣間隔設定距離。在高壓PMOS的漏極結構中，多晶硅柵的一部分延伸至場氧化層上方。NLDD的摻雜濃度與第一重摻雜漏區(qū)N+濃度的比值小于第一閾值；P場摻雜區(qū)PF的摻雜濃度與第二重摻雜漏區(qū)P+的濃度的比值小于第二閾值。本發(fā)明還提供一種MOS型高壓集成電路的制造方法，包括:在襯底上制作N阱和P講，并按照MOS型高壓集成電路規(guī)則在N阱和P阱表面的設定區(qū)域覆蓋場氧化層，形成場區(qū)和有源區(qū)；在N阱和P阱的設定區(qū)域中注入硼離子形成P場摻雜區(qū)PF ；在有源區(qū)表面生成柵氧化層；在N阱柵氧化層和場氧化層的表面形成第一多晶硅柵，在P阱柵氧化層表面形成
第二多晶硅柵；在第二多晶硅柵兩側的P阱中制作N型輕摻雜漏區(qū)NLDD ；在第一多晶硅柵和第二多晶硅柵的兩側制作側墻；在P阱和N阱中進行光刻、離子注入和退火形成N型重摻雜源漏區(qū)N+和P型重摻雜源漏區(qū)P+。第一多晶硅柵延伸至場氧化層Fox上方設定長度。所述設定長度為0.5 1.5微米中的任一值。所述P場摻雜區(qū)PF的設定區(qū)域包括:高壓PMOS的源極與漏極之間的場氧化層下方，高壓PMOS漏極側面的場氧化層下方，高壓NMOS區(qū)域中所有場氧化層的下方。上述技術方案中的一個或兩個，至少具有如下技術效果:本發(fā)明實施例所提供的方法和裝置，弱化了高壓MOS集成電路的表面電場，將高壓MOS的源漏擊穿由表面轉移至體內，源漏擊穿電壓因此大大提升。


圖1為現(xiàn)有技術中MOS型高壓集成電路的制造方法流程圖；圖2為現(xiàn)有技術中MOS型高壓集成電路的剖面結構圖；圖3為本發(fā)明實施例中MOS型高壓集成電路的剖面結構圖；圖4為本發(fā)明實施例中MOS型高壓集成電路的制造方法流程圖；圖5-圖12為本發(fā)明實施例的制造方法中各步驟完成之后MOS型高壓集成電路的剖面結構圖。
具體實施例方式本發(fā)明實施例提供一種MOS型高壓集成電路，包括:在襯底上設置高壓PMOS和高壓NM0S，其中，高壓PMOS的溝道長度等于設置在該高壓PMOS上的多晶硅柵與N阱有源區(qū)的疊加寬度，高壓NMOS的溝道長度等于設置在該高壓NMOS上的多晶硅柵的寬度；在高壓NMOS的漏極結構中的第一重摻雜漏區(qū)N+的側壁被輕摻雜漏區(qū)NLDD包圍,所述第一重摻雜漏區(qū)N+的側壁與側墻邊緣和場氧化層邊緣間隔設定距離；在高壓PMOS的漏極結構中第二重摻雜漏區(qū)P+的側壁被P場摻雜區(qū)PF包圍，所述第二重摻雜漏區(qū)P+的側壁與多晶硅柵邊緣間隔設定距離。如圖3所示，本發(fā)明實施例提供一種MOS型高壓集成電路，下面結合說明書附圖對本發(fā)明的具體實施方式
進行詳細說明:設置在襯底上的高壓PMOS和高壓NM0S，其中，高壓PMOS的溝道長度等于設置在該高壓PMOS上的多晶硅柵與N阱有源區(qū)的疊加寬度，高壓NMOS的溝道長度等于設置在該高壓NMOS上的多晶硅柵的寬度；在高壓NMOS的漏極結構中的第一重摻雜漏區(qū)N+的側壁被輕摻雜漏區(qū)NLDD包圍，所述第一重摻雜漏區(qū)N+的側壁與側墻邊緣和場氧化層邊緣間隔設定距離；本發(fā)明實施例中，N+與側墻邊緣和場氧化層邊緣都間隔設定的距離，該設定距離根據(jù)實際電路的需要確定。在高壓PMOS的漏極結構中第二重摻雜漏區(qū)P+的側壁被P場摻雜區(qū)PF包圍，所述第二重摻雜漏區(qū)P+的側壁與多晶硅柵邊緣間隔設定距離。本發(fā)明實施例中，P+與多晶硅柵邊緣間隔設定的距離，該設定距離根據(jù)實際電路的需要確定。本發(fā)明的所提供的電路，重摻雜漏區(qū)(N+和P+)與多晶硅柵有一定的間隔距離，弱化了多晶硅柵邊緣下方的漏極表面的電場。解決了現(xiàn)有的MOS結構中，因為漏極的表面摻雜濃度大于體內摻雜濃度，以及漏極與柵極之間的電勢差(Vdg)在表面產(chǎn)生強電場，所以最大電場一般都出現(xiàn)在多晶硅柵邊緣下方的漏極表面的問題。另外，為了發(fā)揮場板作用，弱化場氧化層(Fox)邊緣的表面電場，本發(fā)明實施例所提供的電路在高壓PMOS的漏極結構中，多晶硅柵的一部分延伸至場氧化層上方。本發(fā)明實施例中，多晶娃柵延伸至場氧化層上方的長度值一般為0.5 1.5微米。NLDD的摻雜濃度與第一重摻雜漏區(qū)N+的濃度的比值小于第一閾值(NLDD的摻雜濃度一般小于N+濃度的五十分之一，即第一閾值小于1/50) ；P場摻雜區(qū)PF的摻雜濃度與第二重摻雜漏區(qū)P+的濃度的比值小于第二閾值(PF的摻雜濃度一般小于P+濃度的五十分之一，即第二閾值小于1/50)。本發(fā)明所提供的電路，重摻雜漏區(qū)(N+和P+)與多晶硅柵之間為摻雜濃度很小的NLDD和PF，弱化了多晶硅柵邊緣下方的漏極表面的電場。解決了現(xiàn)有的MOS結構中，因為漏極的表面摻雜濃度大于體內摻雜濃度，以及漏極與柵極之間的電勢差(Vdg)在表面產(chǎn)生強電場，所以最大電場一般都出現(xiàn)在多晶硅柵邊緣下方的漏極表面的問題。如圖4所示，本發(fā)明實施例還提供一種MOS型高壓集成電路的制造方法，該方法流程具體包括:步驟401，在襯底上制作N阱和P阱(如圖5所示)，并按照MOS型高壓集成電路規(guī)則在N阱和P阱表面的設定區(qū)域覆蓋場氧化層，形成場區(qū)和有源區(qū)(示意圖如圖6所示)；其中，場氧化層的厚度根據(jù)具體的集成電路參數(shù)要求而定，一般為0.4 0.8微米。步驟402，在N阱和P阱的設定區(qū)域中注入硼離子形成P場摻雜區(qū)PF(如圖7所示)；
根據(jù)具體的參數(shù)要求擬定硼離子注入的能量和劑量，注入能量一般為150 250千電子伏，注入劑量一般為6E12 3E13原子/平方厘米。
其中生成的PF區(qū)域由最終的電路結構要求確定。具體包括:高壓PMOS的源極與漏極之間的場氧化層下方，高壓PMOS漏極側面的場氧化層下方，高壓NMOS區(qū)域中所有場氧化層的下方。
步驟403，在有源區(qū)表面生成柵氧化層(如圖8所示)；
步驟404，在N阱柵氧化層和場氧化層表面形成第一多晶硅柵，在P阱柵氧化層表面形成第二多晶硅柵(如圖9所示)；
制作多晶硅柵的具體實現(xiàn)方法為:在柵氧化層和場氧化層表面淀積一層多晶硅，光刻、刻蝕多晶娃形成多晶娃柵，然后去除光刻膠。
多晶硅柵形成后的具體覆蓋區(qū)域由最終的電路結構要求確定。在本發(fā)明實施例中具體包括:高壓NMOS的多晶硅柵(即第二多晶硅柵)和高壓PMOS的多晶硅柵(即第一多晶硅柵)，其中高壓PMOS的多晶硅柵延伸至場氧化層(Fox)上方一定長度，此長度值一般為0.5 1.5微米。
步驟405，在第二多晶硅柵兩側的P阱中制作N型輕摻雜漏區(qū)NLDD(如圖10所示)；
制作NLDD的具體實現(xiàn)方法為:NLDD光刻、磷離子注入、然后去除光刻膠。
根據(jù)具體的參數(shù)要求擬定磷離子注入的能量和劑量，注入能量一般為40 70千電子伏，注入劑量一般為2E13 4E13原子/平方厘米。
本發(fā)明實施例中生成的NLDD的具體區(qū)域為高壓NMOS多晶硅柵的兩側。
步驟406，在第一多晶硅柵和第二多晶硅柵的兩側分別制作側墻(如圖11所示)；
步驟407，在P阱和N阱中進行光刻、離子注入和退火形成N型重摻雜源漏區(qū)N+和P型重摻雜源漏區(qū)P+(如圖12所示)。
本申請實施例中的上述一個或多個技術方案，至少具有如下的技術效果:
本發(fā)明提供的MOS型高壓集成電路只需要在常規(guī)的MOS型低壓集成電路基礎上，不需要專門增加掩模版和工藝步驟，即可實現(xiàn)高壓NMOS和高壓PMOS的集成。
在現(xiàn)有的MOS結構中，因為漏極的表面摻雜濃度大于體內摻雜濃度，以及漏極與柵極之間的電勢差(Vdg)在表面產(chǎn)生強電場，所以最大電場一般都出現(xiàn)在多晶硅柵邊緣下方的漏極表面。而本發(fā)明實施例所提供的MOS結構中，重摻雜漏區(qū)(N+和P+)與多晶硅柵有一定的間隔距離，重摻雜漏區(qū)(N+和P+)與多晶硅柵之間為摻雜濃度很小的NLDD和PF，弱化了多晶硅柵邊緣下方的漏極表面的電場；而且在本發(fā)明的高壓PMOS結構中，多晶硅柵延伸至場氧化層(Fox)上方一定長度，發(fā)揮場板作用，弱化了場氧化層(Fox)邊緣的表面電場。
MOS的源漏擊穿電壓主要由電場大小決定，采用本發(fā)明的器件結構，弱化了表面電場，將高壓MOS的源漏擊穿由表面轉移至體內，源漏擊穿電壓因此大大提升(達到27伏以上)，可工作在9 18伏高壓應用領域。
BiCMOS和BCD集成電路都是MOS型集成電路與其它半導體器件整合而成的集成電路產(chǎn)品，是MOS型集成電路的延伸，因此，在這些集成電路產(chǎn)品中，也可以實現(xiàn)與本發(fā)明相同或相近的器件結構及其制造方法，這些也都屬于本發(fā)明的權利保護范圍。
本發(fā)明所述的方法并不限于具體實施方式
中所述的實施例，本領域技術人員根據(jù)本發(fā)明的技術方案得出其它的實施方式，同樣屬于本發(fā)明的技術創(chuàng)新范圍。
顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內，則本發(fā)明也意圖包含這些改動和變型在內。
權利要求
1.一種MOS型高壓集成電路，其特征在于，包括: 設置在襯底上的高壓PMOS和高壓NM0S，其中，高壓PMOS的溝道長度等于設置在該高壓PMOS上的多晶硅柵與N阱有源區(qū)的疊加寬度，高壓NMOS的溝道長度等于設置在該高壓NMOS上的多晶硅柵的寬度； 在高壓NMOS漏極結構中的第一重摻雜漏區(qū)N+的側壁被輕摻雜漏區(qū)NLDD包圍，所述第一重摻雜漏區(qū)N+的側壁與側墻邊緣和場氧化層邊緣間隔第一設定距離； 在高壓PMOS的漏極結構中第二重摻雜漏區(qū)P+的側壁被P場摻雜區(qū)PF包圍，所述第二重摻雜漏區(qū)P+的側壁與多晶硅柵邊緣間隔第二設定距離。
2.如權利要求1所述的電路，其特征在于，在高壓PMOS的漏極結構中，多晶硅柵的一部分延伸至場氧化層上方。
3.如權利要求1所述的電路，其特征在于，NLDD的摻雜濃度與第一重摻雜漏區(qū)N+濃度的比值小于第一閾值；P場摻雜區(qū)PF的摻雜濃度與第二重摻雜漏區(qū)P+的濃度的比值小于第二閾值。
4.一種MOS型高壓集成電路的制造方法，其特征在于，包括: 在襯底上制作N阱和P阱，并按照MOS型高壓集成電路規(guī)則在N阱和P阱表面的設定區(qū)域覆蓋場氧化層，形成場區(qū)和有源區(qū)； 在N阱和P阱的設定區(qū)域中注入硼離子形成P場摻雜區(qū)PF ； 在所述有源區(qū)表面生成柵氧化層； 在N阱柵氧化層和場氧化層的表面形成第一多晶硅柵，在P阱柵氧化層表面形成第二多晶娃棚； 在第二多晶硅柵兩側的P阱中制作N型輕摻雜漏區(qū)NLDD ； 在第一多晶硅柵和第二多晶硅柵的兩側制作側墻； 在P阱和N阱中進行光刻、離子注入和退火形成N型重摻雜源漏區(qū)N+和P型重摻雜源漏區(qū)P+。
5.如權利要求4所述的方法，其特征在于，第一多晶硅柵的設定長度延伸至場氧化層Fox上方。
6.如權利要求5所述的方法,其特征在于,所述設定長度為0.5 1.5微米中的任一值。
7.如權利要求4所述的方法，其特征在于，所述P場摻雜區(qū)PF的設定區(qū)域包括: 高壓PMOS的源極與漏極之間的場氧化層下方，高壓PMOS漏極側面的場氧化層下方，高壓NMOS區(qū)域中所有場氧化層的下方。
全文摘要
本發(fā)明公開了一種MOS型高壓集成電路及制作方法，應用于半導體集成電路制造領域。該電路包括設置在襯底上的高壓PMOS和高壓NMOS，高壓PMOS的溝道長度等于設置在自身的多晶硅柵與N阱有源區(qū)的疊加寬度，高壓NMOS的溝道長度等于設置在自身的多晶硅柵的寬度；第一重摻雜漏區(qū)N+的側壁被輕摻雜漏區(qū)NLDD包圍，所述第一重摻雜漏區(qū)N+的側壁與側墻邊緣和場氧化層邊緣間隔設定距離；第二重摻雜漏區(qū)P+的側壁被P場摻雜區(qū)PF包圍，所述第二重摻雜漏區(qū)P+的側壁與多晶硅柵邊緣間隔設定距離。本發(fā)明實施例提供的高壓集成電路及其制造方法，弱化了高壓MOS集成電路的表面電場。
文檔編號H01L21/8238GK103137623SQ20111038531
公開日2013年6月5日 申請日期2011年11月28日 優(yōu)先權日2011年11月28日
發(fā)明者潘光燃 申請人:北大方正集團有限公司, 深圳方正微電子有限公司