模擬技術(shù)中的硅impatt二極管的集成的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般涉及半導(dǎo)體器件，并且尤其涉及在模擬技術(shù)中的硅碰撞雪崩渡越時間(ΙΜΡΑΤΤ) 二極管的集成。
【背景技術(shù)】
[0002]ΙΜΡΑΤΤ 二極管是2端器件，諸如用于射頻(RF)功率生成和放大中的應(yīng)用。與3端器件方法相比較，ΙΜΡΑΤΤ 二極管可以被制造以具有相對小的電阻性損耗和寄生電容。因此，頂ΡΑΤΤ 二極管在高頻下能夠生成高RF功率，這使它對太赫(諸如高于300GHz)應(yīng)用尤其有用。
[0003]如圖1所示的η型頂ΡΑΤΤ 二極管具有三個不同區(qū)域，用于雪崩擊穿的重?fù)诫sΡ++區(qū)域101、用于電荷漂移的輕摻雜Ν區(qū)域102以及用于電荷收集的重?fù)诫sΝ++區(qū)域103。當(dāng)該二極管被反向偏置時，Ν區(qū)域內(nèi)的自由電子從該器件被耗盡，在Ρ++/Ν結(jié)產(chǎn)生峰值電場。當(dāng)反向DC偏壓增加時，峰值電場增強(qiáng)，直至兩個擊穿過程中的一個發(fā)生。在一個過程中，該場可以足夠高以至于其施加足夠的力于共價鍵束縛的電子以使其自由。這產(chǎn)生了兩種載流子以貢獻(xiàn)于電流，一種是空穴，另一種是電子。該擊穿被稱為齊納擊穿或隧道擊穿。在第二擊穿過程中，剩余的自由載流子能夠從該電場中獲得足夠的能量并且破壞晶格中的共價鍵。該過程被稱為雪崩擊穿，并且如上所述的與晶格相互作用的每個載流子產(chǎn)生兩個額外的載流子。當(dāng)最大場變得足夠大以引起雪崩時，所有三個載流子可以接著參與進(jìn)一步的雪崩碰撞，引起載流子在空間電荷區(qū)域中突然倍增。
[0004]在通過高場區(qū)域中的擊穿而產(chǎn)生載流子后，空穴將從頂部歐姆接觸流出該器件，引起DC電流。電子將穿過N區(qū)域(漂移區(qū))102并且通過底部歐姆接觸而流出該器件。使用適當(dāng)設(shè)計的摻雜分布，N區(qū)域102中的電場將足夠高以使所有電子以其飽和速度vsat移動。由于N區(qū)域的厚度為非零，電子花費被稱為渡越時間的有限時間以流出該器件。在交流(AC)條件下，來自器件內(nèi)的移動電子的二極管AC電流可以滯后于施加在該二極管上的AC電壓，引起AC電流和AC電壓之間的相位延遲。在頂PATT 二極管中，N區(qū)域(漂移區(qū))的厚度被適當(dāng)設(shè)計以產(chǎn)生180度相位延遲，因此該二極管顯示負(fù)阻。在此二極管與諧振電路連接后，二極管負(fù)阻可以產(chǎn)生振蕩并生成RF功率。
[0005]通常，娃ΙΜΡΑΤΤ 二極管在臺面結(jié)構(gòu)(mesa structure)中垂直制造，諸如在美國專利 N0.3，896，478 中。類似結(jié)構(gòu)也在美國專利 N0.3，649，386、N0.4，030，943 和 N0.4，064，620中被公開。此類臺面結(jié)構(gòu)仍廣泛使用于當(dāng)今的工作。美國專利N0.4，596，070公開一種略微不同的制造MPATT 二極管的方法，其中聚酰亞胺被用于隔離不同的有源二極管。
[0006]串聯(lián)寄生電阻的兩個主要源應(yīng)當(dāng)最小化。電阻的那些源是:(a)在襯底接觸金屬界面處的接觸電阻；以及(b)通過集膚效應(yīng)改變的襯底的串聯(lián)電阻。接觸電阻通過將在接觸表面處的襯底中的有效摻雜水平最大化而被減小，最大化在接觸表面處的襯底中的有效摻雜水平或者通過維持高水平襯底摻雜或者通過接觸合金實現(xiàn)。最小化襯底電阻率也減小有助于串聯(lián)電阻的集膚效應(yīng)。為了使串聯(lián)電阻最小化，二極管襯底被變薄至微米量級。
[0007]在圖1中的分立臺面形狀(discrete mesa shape) ΙΜΡΑΤΤ 二極管難以在太赫范圍內(nèi)采用。在該頻率范圍內(nèi)，最優(yōu)化的二極管應(yīng)當(dāng)具有小于5um的二極管直徑。制造具有變薄襯底的此類小二極管，同時仍能夠組裝該封裝以具有期望的電氣性能、良好的再現(xiàn)性和長期可靠性是存在挑戰(zhàn)的。

【發(fā)明內(nèi)容】

[0008]在所描述的示例中，在標(biāo)準(zhǔn)平面模擬工藝流程中制造的垂直頂PATT 二極管包括:由P型單晶硅組成的襯底；接觸襯底的頂部表面的η型掩埋層；接觸η型掩埋層的頂部表面的未摻雜層；深溝槽，其向下延伸至襯底并完全圍繞該ΙΜΡΑΤΤ 二極管且將該二極管從模擬電路中的其余元件分開；覆蓋晶圓的頂部表面的淺溝槽層，其中開口被包括以提供ΜΡΑΤΤ二極管的Ρ++和Ν++區(qū)域；η阱，其延伸通過淺溝槽層中的Ρ ++開口至未摻雜層并接觸η型掩埋層的頂部表面；通過淺溝槽結(jié)構(gòu)部分地從η阱分開的深η+區(qū)域，其中該深η+區(qū)域延伸通過淺溝槽層中的Ν++開口至未摻雜層，接觸η型掩埋層的頂部表面；接觸η阱的頂部的材料層，其選自高摻雜Ρ+娃、Ρ+型SiGe、n+娃上高摻雜p+娃的復(fù)合層、η型SiGe上高摻雜p+硅的復(fù)合層或η型SiGe上ρ型SiGe的復(fù)合層的群組；以及歐姆接觸，其通過第一中間級(inter-level)介電材料彼此分開，并且分別接觸高摻雜n+層和與η講的頂部接觸的材料層。
【附圖說明】
[0009]圖1是頂ΡΑΤΤ 二極管的橫截面圖。
[0010]圖2是頂ΡΑΤΤ 二極管的平面圖，根據(jù)圖3至圖9的示例性實施例詳述在第一金屬級(metal level)和第一中間級介電材料下面的結(jié)構(gòu)。
[0011]圖3是根據(jù)實施例的ΙΜΡΑΤΤ 二極管的穿過圖2的截面Α-Α的橫截面圖。
[0012]圖3Α至圖3D是根據(jù)實施例的制造圖3的頂ΡΑΤΤ 二極管的制造步驟的示圖。
[0013]圖4是根據(jù)另一實施例的頂ΡΑΤΤ 二極管的穿過圖2的截面Α_Α的橫截面圖。
[0014]圖5是根據(jù)另一實施例的頂ΡΑΤΤ 二極管的穿過圖2的截面Α_Α的橫截面圖。
[0015]圖6是根據(jù)另一實施例的頂ΡΑΤΤ 二極管的穿過圖2的截面Α_Α的橫截面圖。
[0016]圖7是根據(jù)另一實施例的頂ΡΑΤΤ 二極管的穿過圖2的截面Α_Α的橫截面圖。
[0017]圖8是根據(jù)另一實施例的頂ΡΑΤΤ 二極管的穿過圖2的截面Α-Α的橫截面圖。
[0018]圖9是根據(jù)另一實施例的頂ΡΑΤΤ 二極管的穿過圖2的截面Α_Α的橫截面圖。
【具體實施方式】
[0019]圖1所示的頂ΡΑΤΤ 二極管具有三個不同的區(qū)域，它們是用于擊穿的重?fù)诫sΡ++101區(qū)域，用于電荷漂移的輕摻雜Ν區(qū)域102，以及用于電荷收集的重?fù)诫sΝ++區(qū)域103。二極管在擊穿條件下被反向偏置，并且通過在Ρ++層和Ν層之間的高場區(qū)中的雪崩生成了空穴。在Ν區(qū)域中的電場對于空穴來說足夠高以使其以飽和速度移動，但足夠低以防止通過碰撞電離而產(chǎn)生額外的電荷?？昭ㄗ罱K到達(dá)低場Ν++區(qū)域并且被底部歐姆接觸吸收。
[0020]通常，硅頂ΡΑΤΤ 二極管在臺面結(jié)構(gòu)中垂直制造。這種解決方案在一些情況下起作用，但其與現(xiàn)代模擬加工的集成是有挑戰(zhàn)的。
[0021]圖2是頂PATT 二極管的平面圖，詳述根據(jù)圖3至圖9的示例性實施例的在第一金屬級401和第一中間級介電材料402下面的結(jié)構(gòu)。
[0022]圖3示出了示例性實施例的具有η型頂ΡΑΤΤ二極管的半導(dǎo)體襯底的部分截面描繪。圖3Α至圖3D示出根據(jù)示例性實施例的一方面的可用于制造頂ΡΑΤΤ 二極管的工藝的各部分。該工藝的許多或全部部分可以用雙極或b1-CMOS工藝實施。此外，盡管以下工藝步驟將主要關(guān)于形成η型頂ΡΑΤΤ 二極管來描述，但是根據(jù)示例性實施例的一方面也可以制造ρ型頂ΡΑΤΤ 二極管。進(jìn)一步地，附圖中示出的特定順序可以被改變并且仍產(chǎn)生根據(jù)示例性實施例的ΙΜΡΑΤΤ 二極管。
[0023]參考圖3Α，該工藝開始于提供由ρ型單晶硅301組成的襯底、如圖3至圖8所示形成覆蓋(overlaying)并接觸襯底的頂部表面的η型掩埋(NBL)層302，并且外延沉積覆蓋并接觸NBL層302的頂部表面