用于mosfet器件的結構和方法
【技術領域】
[0001]本發(fā)明總體上涉及半導體技術領域，更具體地，涉及半導體器件的結構和方法。
【背景技術】
[0002]半導體集成電路(1C)工業(yè)已經歷了指數式增長。1C材料及其設計的技術進步已經產生了數代1C，每一代都比上一代更為小巧，且具有更為復雜的電路。在1C演進的過程中，功能密度(即，單位芯片面積內互連器件的個數)逐漸增長，而幾何尺寸(即，能夠使用制造工藝增加的最小部件(或線))則在減小。這種比例減小的工藝總體上通過提升生產效率并降低相關成本而實現了優(yōu)勢。
[0003]這種比例的減小也增加了處理和制造1C的復雜度，對于這些要被實現的優(yōu)點，需要1C處理和制造的類似發(fā)展。例如，三維晶體管已經被引進用于替代平面晶體管。盡管現有的半導體器件以及制造半導體器件的方法已經基本足以達到想要的目標，但是在很多方面仍然不能完全符合要求。例如，將三維納米結構引入柵極溝道使半導體器件工藝研發(fā)面臨新的挑戰(zhàn)。人們希望在此領域取得進展。

【發(fā)明內容】

[0004]為了解決現有技術中所存在的缺陷，根據本發(fā)明的一方面，提供了一種半導體器件，所述器件包括:一個或多個鰭，形成在襯底上，并沿第一方向延伸；一個或多個柵極，形成在所述一個或多個鰭上，并沿第二方向延伸，所述第二方向基本垂直于所述第一方向，所述一個或多個柵極包括第一隔離柵極和至少一個功能柵極；源極/漏極部件，形成在所述一個或多個柵極中每一個柵極的兩側上；層間介電(ILD)層，形成在所述源極/漏極部件上，并且形成與所述第一隔離柵極共面的頂面；其中，所述第一隔離柵極的第一高度大于所述至少一個功能柵極中的每一個功能柵極的第二高度。
[0005]在該器件中，所述第一隔離柵極包括界面層(IL)/高k(HK)介電層/金屬柵極(MG)，其中，所述HK介電層包括選自由Hf02、Ta205、和A1203所組成的組中的一種或多種材料，以及所述 MG 包括選自由 T1、Ag、Al、TiAIN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、和W所組成的組中的一種或多種材料。
[0006]在該器件中，所述第一隔離柵極包括選自由Si02、LaO、A1(II)0、ZrO、T1、Ta205、Y203、SrTi03(ST0)、Hf02、BaTi03 (ΒΤ0)、BaZrO、HfZrO、HfLaO、HfS1、LaS1、AlS1、HfTaO、HfT1, (Ba，Sr)Ti03(BST)、A1203、Si3N4、以及氮氧化硅(S1N)所組成的組中的一種或多種材料。
[0007]該器件進一步包括形成在所述襯底上的一個或多個隔離區(qū)域，其中，通過所述一個或多個隔離區(qū)域分隔所述一個或多個鰭。
[0008]在該器件中，所述一個或多個鰭包括形成在η阱區(qū)域中的第一組鰭和形成在ρ阱區(qū)域中的第二組鰭。
[0009]該器件進一步包括:側壁間隔件，沿所述一個或多個柵極中的每一個柵極形成，其中，所述第一隔離柵極的所述第一高度基本大于沿所述第一隔離柵極所形成的每一個側壁間隔件的第三高度。
[0010]在該器件中，沿所述第一隔離柵極所形成的所述側壁間隔件包括第一材料，所述第一材料不同于包含在所述第一隔離柵極中的第二材料。
[0011]該器件進一步包括:第二隔離柵極，形成在所述一個或多個鰭的邊緣處；第一側壁間隔件，形成在所述第二隔離柵極的外側上；以及第二側壁間隔件，形成在所述第二隔離柵極的內側上，其中，所述第一側壁間隔件的第四高度基本大于所述第二側壁間隔件的第五高度。
[0012]在該器件中，所述源極/漏極部件的頂面與所述第一隔離柵極的底部之間的深度在大約50nm到大約200nm之間的范圍內。
[0013]根據本發(fā)明的另一方面，提供了一種鰭式場效應晶體管(FinFET)器件，所述器件包括:襯底，包括在第一方向上彼此間隔開的第一有源區(qū)域和第二有源區(qū)域；配置在所述第一有源區(qū)域中的第一組鰭，以及配置在所述第二有源區(qū)域中的第二組鰭，所述第一組鰭和所述第二組鰭中的每一組均沿第二方向延伸，所述第二方向基本垂直于所述第一方向；一個或多個柵極，配置為沿所述第一方向在所述第一有源區(qū)域和所述第二有源區(qū)域上方延伸，所述一個或多個柵極包括第一隔離柵極和至少一個功能柵極；側壁間隔件，形成在所述一個或多個柵極的側面上；源極/漏極部件，形成在所述側壁間隔件的側部上；以及層間介電(ILD)層，形成在所述源極/漏極部件上并形成與所述一個或多個柵極共面的頂面，其中，所述第一隔離柵極的第一高度基本大于形成在所述第一隔離柵極的側面上的側壁間隔件的第二高度。
[0014]在該器件中，所述第一隔離柵極的第一高度大于所述至少一個功能柵極中的每一個功能柵極的第三高度。
[0015]該器件進一步包括:第二隔離柵極，形成在所述一個或多個鰭的邊緣處；第一側壁間隔件，形成在所述第二隔離柵極的外側上；以及第二側壁間隔件，形成在所述第二隔離柵極的內側上，其中，所述第二隔離柵極的外側部分和所述第一側壁間隔件具有第四高度，其中，所述第二隔離柵極的內側部分和所述第二側壁間隔件具有第五高度，以及其中，所述第四高度基本大于所述第五高度。
[0016]在該器件中，所述第一隔離柵極包括第一材料，所述至少一個功能柵極包括與所述第一材料不同的第二材料。
[0017]根據本發(fā)明的又一方面，提供了一種形成半導體器件的方法，所述方法包括:提供器件前體，所述器件前體包括:襯底，包括在第一方向上彼此間隔開的第一有源區(qū)域和第二有源區(qū)域；配置在所述第一有源區(qū)域中的第一組鰭，以及配置在所述第二有源區(qū)域中的第二組鰭，所述第一組鰭和所述第二組鰭中的每一組均沿第二方向延伸，所述第二方向基本垂直于所述第一方向；以及包括多晶硅柵極的一個或多個柵極，配置為在所述第一有源區(qū)域和所述第二有源區(qū)域上方延伸，所述一個或多個柵極中的每一個柵極均沿所述第一方向延伸；其中，所述多晶硅柵極被配置為分隔第一電路和第二電路；在所述襯底上方沉積層間介電(ILD)層；移除所述多晶硅柵極，以形成溝槽；使用所述ILD層作為蝕刻掩模元件來朝向所述襯底使所述溝槽凹進；以及在凹進的溝槽中沉積一個或多個材料層，以在所述第一電路和所述第二電路之間形成隔離柵極。
[0018]該方法進一步包括:形成源極/漏極部件，所述源極/漏極部件由所述襯底上的所述一個或多個柵極分隔，其中，所述ILD層形成在所述源極/漏極部件上。
[0019]該方法進一步包括:沿所述一個或多個柵極中的每一個柵極形成間隔件側壁，其中，使所述溝槽凹進包括使用所述ILD層和所述側壁間隔件作為蝕刻掩模元件來形成V形溝槽。
[0020]在該方法中，沉積所述一個或多個材料層包括在所述凹進的溝槽中沉積界面層(IL)/高k(HK)介電層/金屬柵極(MG)。
[0021]在該方法中，沉積所述一個或多個材料層包括在所述凹進的溝槽中沉積介電層。
[0022]在該方法中，沉積所述一個或多個材料層包括在所述凹進的溝槽的下部沉積介電層以及在所述凹進的溝槽的上部沉積界面層(IL)/高k(HK)介電層/金屬柵極(MG)。
[0023]該方法進一步包括:所述第一有源區(qū)域摻雜有η型摻雜劑，以在ρ型MOSFET(PM0SFET)中形成η阱區(qū)域；以及所述第二有源區(qū)域摻雜有ρ型摻雜劑，以在η型MOSFET (NMOSFET)中形成ρ阱區(qū)域。
【附圖說明】
[0024]當結合附圖進行閱讀時，通過以下詳細描述可更好地理解本發(fā)明的各方面。應該注意，根據工業(yè)中的標準實踐，各個部件未按比例繪出。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0025]圖1Α、圖3Α、圖4Α、和圖5Α是根據本發(fā)明一些實施例的在多個制造步驟中制造的FinFET器件的設計布局的俯視圖。
[0026]圖1B、圖5B、和圖6B是根據本發(fā)明一些實施例的分別沿圖1A、圖5A、和圖6A中的線A-A所截取的FinFET器件的截面圖。
[0027]圖1C、圖2A、圖3B、圖4B、和圖5C是根據本發(fā)明一些實施例的圖1A、圖3A、圖4A、和圖5A中的FinFET器件的被標記結構的放大俯視圖。
[0028]圖1D、圖2B、圖3C、