存儲(chǔ)單元及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種存儲(chǔ)單元及其制造方法。
【背景技術(shù)】
[0002]存儲(chǔ)器是一種用于儲(chǔ)存數(shù)據(jù)或數(shù)據(jù)的半導(dǎo)體元件。當(dāng)計(jì)算機(jī)微處理器的功能愈來(lái)愈強(qiáng)，軟件所進(jìn)行的程序與運(yùn)算愈來(lái)愈龐大，存儲(chǔ)器的需求也就愈來(lái)愈高。在各種存儲(chǔ)元件中，非易失性存儲(chǔ)器由于具有存入的數(shù)據(jù)在斷電后也不會(huì)消失的優(yōu)點(diǎn)，因此許多電器產(chǎn)品中必須具備此類存儲(chǔ)器，以維持電器產(chǎn)品開(kāi)機(jī)時(shí)的正常操作。
[0003]傳統(tǒng)的非易失性存儲(chǔ)器具有浮置柵極與控制柵極，由經(jīng)摻雜的多晶硅所制成。當(dāng)存儲(chǔ)器被編程時(shí)，注入至浮置柵極的電子可均勻分布于整個(gè)多晶硅浮置柵極中。然而，若多晶硅浮置柵極下方的隧穿氧化層有缺陷，很容易造成裝置中產(chǎn)生漏電流且影響裝置的可靠性。
[0004]因此，為解決非易失性存儲(chǔ)器中的漏電流問(wèn)題，有一種方法為使用電荷捕捉層來(lái)取代多晶硅浮置柵極。另外，將多晶硅浮置柵極取代為電荷捕捉層的優(yōu)點(diǎn)為，當(dāng)裝置被編程時(shí)，電子僅儲(chǔ)存于電荷捕捉層中靠近源極區(qū)或漏極區(qū)的頂部的部分，而可通過(guò)調(diào)整施加于控制柵極及在兩側(cè)的源極區(qū)與漏極區(qū)的電壓來(lái)改變電子于電荷捕捉層中的分布型態(tài)，單一電荷捕捉層中的電子的分布型態(tài)可以是在其中具有高斯分布的兩個(gè)群組的電子、具有高斯分布的單一群組的電子或是不具有電子。因此，具有電荷捕捉層而非浮置柵極的非易失性存儲(chǔ)器是每個(gè)存儲(chǔ)單元(cell)中可儲(chǔ)存2位的存儲(chǔ)器裝置。一般而言，2位的數(shù)據(jù)可分別儲(chǔ)存于電荷捕捉層的左側(cè)(如左位)或右側(cè)(如右位)上。
[0005]然而，閃存存在有第二位效應(yīng)(second bit effect)的問(wèn)題。亦即，當(dāng)在左位上進(jìn)行讀取操作時(shí)，此讀取操作被右位影響；或當(dāng)在右位上進(jìn)行讀取操作時(shí)，此讀取操作被左位影響。此外，隨著存儲(chǔ)器的微型化，通道的長(zhǎng)度也跟著變短，使得二位效應(yīng)更為顯著而劣化存儲(chǔ)器的表現(xiàn)。此外，當(dāng)存儲(chǔ)器的尺寸減小時(shí)，元件之間的間隔亦減小。因此，當(dāng)對(duì)鄰近的存儲(chǔ)器進(jìn)行編程操作時(shí)，可能容易發(fā)生程序擾動(dòng)(program disturbance)而影響存儲(chǔ)器裝置的可靠性。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的實(shí)施例提供一種存儲(chǔ)單元，其可以降低在操作時(shí)產(chǎn)生二位效應(yīng)與程序擾動(dòng)。
[0007]本發(fā)明的實(shí)施例又提供一種存儲(chǔ)單元的制造方法，此制造方法可與現(xiàn)有工藝整合，所制造的存儲(chǔ)單元可降低二位效應(yīng)與程序擾動(dòng)的問(wèn)題發(fā)生。
[0008]本發(fā)明提出一種存儲(chǔ)單兀，包括:基底、兩個(gè)第一導(dǎo)電型摻雜區(qū)、一個(gè)第二導(dǎo)電型摻雜區(qū)、兩個(gè)疊層結(jié)構(gòu)以及第一隔離結(jié)構(gòu)。所述第一導(dǎo)電型摻雜區(qū)分別配置于所述基底中。所述第二導(dǎo)電型摻雜區(qū)配置于所述兩個(gè)第一導(dǎo)電型摻雜區(qū)之間的所述基底中。所述疊層結(jié)構(gòu)配置于所述基底上，分別覆蓋所對(duì)應(yīng)的第一導(dǎo)電型摻雜區(qū)以及部分的所述第二導(dǎo)電型摻雜區(qū)。所述疊層結(jié)構(gòu)的每一者包括一電荷儲(chǔ)存層。所述第一隔離結(jié)構(gòu)完全覆蓋并接觸所述第一導(dǎo)電型摻雜區(qū)的底面以及所述第二導(dǎo)電型摻雜區(qū)的底面。
[0009]依照本發(fā)明實(shí)施例所述，上述存儲(chǔ)單元更包括兩個(gè)第二隔離結(jié)構(gòu)，其位于所述第一隔離結(jié)構(gòu)下方，分別配置于所述第一導(dǎo)電型摻雜區(qū)以及至少部分所述第二導(dǎo)電型摻雜區(qū)下方的所述基底中。
[0010]依照本發(fā)明實(shí)施例所述，上述存儲(chǔ)單元更包括圖案化的柵極導(dǎo)體層以及介電層。圖案化的柵極導(dǎo)體層覆蓋所述疊層結(jié)構(gòu)的表面與側(cè)壁以及所述第二導(dǎo)電型摻雜區(qū)的表面。介電層位于所述圖案化的柵極導(dǎo)體層與所述疊層結(jié)構(gòu)之間以及所述圖案化的柵極導(dǎo)體層與所述第二導(dǎo)電型摻雜區(qū)之間。
[0011]本發(fā)明還提出一種存儲(chǔ)單兀，包括:基底、兩個(gè)第一導(dǎo)電型摻雜區(qū)、一個(gè)第二導(dǎo)電型摻雜區(qū)、兩個(gè)疊層結(jié)構(gòu)以及兩個(gè)隔離結(jié)構(gòu)。所述第一導(dǎo)電型摻雜區(qū)分別配置于所述基底中。所述第二導(dǎo)電型摻雜區(qū)配置于所述兩個(gè)第一導(dǎo)電型摻雜區(qū)之間的所述基底中。兩個(gè)疊層結(jié)構(gòu)配置于所述基底上，分別覆蓋所對(duì)應(yīng)的第一導(dǎo)電型摻雜區(qū)以及部分的所述第二導(dǎo)電型摻雜區(qū)。所述疊層結(jié)構(gòu)的每一者包括一電荷儲(chǔ)存層。所述兩個(gè)隔離結(jié)構(gòu)，分別配置于所述基底中，位于所述第一導(dǎo)電型摻雜區(qū)以及至少部分所述第二導(dǎo)電型摻雜區(qū)下方，并且與所述第一導(dǎo)電型摻雜區(qū)的底面接觸，且與至少部分所述第二導(dǎo)電型摻雜區(qū)的底面接觸。
[0012]依照本發(fā)明實(shí)施例所述，上述存儲(chǔ)單元更包括圖案化的柵極導(dǎo)體層以及介電層。所述圖案化的柵極導(dǎo)體層覆蓋所述疊層結(jié)構(gòu)的表面與側(cè)壁以及所述第二導(dǎo)電型摻雜區(qū)的表面。所述介電層位于所述圖案化的柵極導(dǎo)體層與所述疊層結(jié)構(gòu)之間以及所述圖案化的柵極導(dǎo)體層與所述第二導(dǎo)電型摻雜區(qū)之間。
[0013]本發(fā)明還提出一種存儲(chǔ)單元的制造方法，包括:于基底上形成隔離結(jié)構(gòu)。于所述隔離結(jié)構(gòu)上形成第一導(dǎo)電型摻雜層。于所述第一導(dǎo)電型摻雜層上形成兩個(gè)疊層結(jié)構(gòu)。每一疊層結(jié)構(gòu)包括一電荷儲(chǔ)存層。于所述第一導(dǎo)電型摻雜層中形成第二導(dǎo)電型摻雜區(qū)。所述第二導(dǎo)電型摻雜區(qū)將所述第一導(dǎo)電型摻雜層分為兩個(gè)第一導(dǎo)電型摻雜區(qū)。所述隔離結(jié)構(gòu)配置于所述第一導(dǎo)電型摻雜區(qū)以及至少部分所述第二導(dǎo)電型摻雜區(qū)下方的所述基底中，并且與所述第一導(dǎo)電型摻雜區(qū)的底面接觸，且與至少部分所述第二導(dǎo)電型摻雜區(qū)的底面接觸。
[0014]依照本發(fā)明實(shí)施例所述，上述于所述基底上形成所述隔離結(jié)構(gòu)的步驟包括形成第一隔離結(jié)構(gòu)，使所述第一導(dǎo)電型摻雜區(qū)的底面以及所述第二導(dǎo)電型摻雜區(qū)的底面與所述第一隔離結(jié)構(gòu)接觸。
[0015]依照本發(fā)明實(shí)施例所述，上述所述基底上形成所述隔離結(jié)構(gòu)的步驟更包括形成兩個(gè)第二隔離結(jié)構(gòu)，其與所述第一導(dǎo)電型摻雜區(qū)相對(duì)應(yīng)，位于所述第一隔離結(jié)構(gòu)下方的所述基底中。
[0016]依照本發(fā)明實(shí)施例所述，上述所述隔離結(jié)構(gòu)包括兩個(gè)第一隔離結(jié)構(gòu)，與所述第一導(dǎo)電型摻雜區(qū)相對(duì)應(yīng)。
[0017]依照本發(fā)明實(shí)施例所述，上述存儲(chǔ)單元的制造方法更包括:形成柵極導(dǎo)體層，覆蓋所述疊層結(jié)構(gòu)的表面與側(cè)壁以及所述第二導(dǎo)電型摻雜區(qū)的表面。形成介電層，位于所述柵極導(dǎo)體層與所述疊層結(jié)構(gòu)之間以及所述柵極導(dǎo)體層與所述第二導(dǎo)電型摻雜區(qū)之間。
[0018]依照本發(fā)明實(shí)施例所述，上述隔離結(jié)構(gòu)的形成方法包括化學(xué)氣相沉積法、熱氧化法、淺溝道隔離法或其組合。
[0019]基于上述，本發(fā)明的存儲(chǔ)單元在形成第一導(dǎo)電型摻雜區(qū)與第二導(dǎo)電型摻雜區(qū)以及疊層結(jié)構(gòu)之前，在基底中形成隔離結(jié)構(gòu)。所述隔離結(jié)構(gòu)的頂面與第一導(dǎo)電型摻雜區(qū)的底面以及第二導(dǎo)電型摻雜區(qū)的底面直接接觸，可有效阻斷在疊層結(jié)構(gòu)中的電荷捕捉層中的電子移動(dòng)到相鄰存儲(chǔ)單元的電荷捕捉層的動(dòng)作路徑，進(jìn)而可有效地避免存儲(chǔ)器中的程序擾動(dòng)。
[0020]另外，由于每一個(gè)存儲(chǔ)單元的兩個(gè)儲(chǔ)存位置彼此分隔開(kāi)，且可以儲(chǔ)存的區(qū)域(或稱捕捉區(qū)域)很小，因此可以改善第二位效應(yīng)。
[0021]此外，本發(fā)明實(shí)施例的存儲(chǔ)單元的工藝可以現(xiàn)有的工藝整合，且可以不需要增加太多工藝步驟，即可制造出減少第二位效應(yīng)或程序擾動(dòng)問(wèn)題的存儲(chǔ)單元。
[0022]為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附圖式作詳細(xì)說(shuō)明如下。
【附圖說(shuō)明】
[0023]圖1A至圖1E為依照本發(fā)明第一實(shí)施例所繪示的非易失性存儲(chǔ)器元件的制造流程的剖面示意圖。
[0024]圖2A至圖2E為依照本發(fā)明第二實(shí)施例所繪示的非易失性存儲(chǔ)器元件的制造流程的剖面示意圖。
[0025]圖3A至圖3F為依照本發(fā)明第三實(shí)施例所繪示的非易失性存儲(chǔ)器元件的制造流程的剖面示意圖。
[0026]【符號(hào)說(shuō)明】
[0027]10、20、30:非易失性存儲(chǔ)器
[0028]100:基底
[0029]112、212、312、412:隔離結(jié)構(gòu)
[0030]112a、212a、312a、412a:頂面
[0031]115a、128a、412b:底面
[0032]114:第一導(dǎo)電型摻雜層
[0033]115:第一導(dǎo)電型摻雜區(qū)
[0034]116、117、120、121、130:介電層
[0035]118:電荷捕捉層
[0036]119:圖案化的電荷捕捉層
[0037]122:硬掩模層
[0038]123:圖案化的硬掩模層
[0039]124:電荷儲(chǔ)存結(jié)構(gòu)
[0040]125:疊層
[0041]126:疊層結(jié)構(gòu)
[0042]128:第二導(dǎo)電型摻雜區(qū)
[0043]132:導(dǎo)體層
[0044]10,20,30:存儲(chǔ)單元
[0045]H1、H3:厚度
[0046]H2、H4:深度
[0047]L:長(zhǎng)度
【具體實(shí)施方式】
[0048]圖1A至圖1E為依照本發(fā)明第一實(shí)施例所繪示的非易失性存儲(chǔ)器元件的制造流程的剖面示意圖。
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