半導(dǎo)體結(jié)構(gòu)與其半導(dǎo)體制作工藝的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體制作工藝，更特定言之，其涉及一種形成通孔的半導(dǎo)體制作工藝，其可避免介電層蝕穿(punch)的問題。
【背景技術(shù)】
[0002]在半導(dǎo)體結(jié)構(gòu)中，電路層與電路層之間是通過介層插塞(via plug)或接觸插塞(contact plug)等互連結(jié)構(gòu)電連接,該多個互連結(jié)構(gòu)一般經(jīng)由蝕刻制作工藝先在層與層之間的介電層中形成介層通孔或接觸通孔，之后再填入金屬導(dǎo)電材質(zhì)而形成。其中上述通孔的圖形以一圖形化光致抗蝕劑來界定，所界定出的通孔圖案還需與上下欲連接的電路層精確對位才能達(dá)到互連的功效。
[0003]然在實(shí)作中，礙于機(jī)臺能力極限，光刻機(jī)臺在形成光致抗蝕劑圖形時不可避免地一定會發(fā)生疊層偏移(overlay shift)的現(xiàn)象，程度或重或輕，會使得所界定出的通孔無法完全座落在所欲的電路層上，其有可能會裸露出電路層旁的介電層。又或者，在某些半導(dǎo)體線路設(shè)計中，通孔的直徑先天上就大于所欲連接的電路層的寬度，如此對位后的通孔也勢必會裸露出電路層旁的介電層。
[0004]上述現(xiàn)有技術(shù)中常見的現(xiàn)象在蝕刻介電層形成通孔的步驟中會發(fā)生問題，因?yàn)橥椎奈g刻制作工藝是以下方的電路層作為蝕刻停止層，如果蝕刻期間所形成的通孔有裸露出電路層旁的介電層，蝕刻制作工藝會繼續(xù)蝕去所裸露出的介電層，造成介電層蝕穿(punch)到下層的問題。如此，之后形成在通孔中的導(dǎo)電插塞有可能會電連接到下層的電路結(jié)構(gòu)，造成元件電性失效的問題。

【發(fā)明內(nèi)容】

[0005]為了要解決前述現(xiàn)有技術(shù)中的介電層蝕穿問題，本發(fā)明特以提出了一種新穎的半導(dǎo)體制作工藝，其通過蝕刻制作工藝對受摻雜介電層與未摻雜介電層具有高度的蝕刻選擇比的特性而達(dá)到可選擇性地移除特定的介電層的功效，而不會損害到非預(yù)定部位的介電層。
[0006]本發(fā)明的一目的在于提出一種半導(dǎo)體結(jié)構(gòu)，其包含:一基底、一圖形化導(dǎo)電層位于該基底上、一未摻雜介電層位于該基底上且其頂面與該圖形化導(dǎo)電層的頂面齊平、以及一受摻雜介電層位于該圖形化導(dǎo)電層以及該未摻雜介電層上并與該圖形化導(dǎo)電層以及該未摻雜介電層接觸，其中該受摻雜介電層中具有多個通孔裸露出該受摻雜介電層下的該圖形化導(dǎo)電層，部分的該通孔同時裸露出該受摻雜介電層下的該圖形化導(dǎo)電層以及該未摻雜介電層。
[0007]本發(fā)明的另一目的在于提出一種半導(dǎo)體制作工藝，其步驟包含:提供一基底，該基底上具有一圖形化導(dǎo)電層、形成一未摻雜介電層在該基底上，該未摻雜介電層的頂面與該圖形化導(dǎo)電層的頂面齊平、形成一受摻雜介電層在該圖形化導(dǎo)電層以及該未摻雜介電層上，該受摻雜介電層與該圖形化導(dǎo)電層以及該未摻雜介電層接觸、形成一圖形化光致抗蝕劑在該受摻雜介電層上，該圖形化光致抗蝕劑具有多個通孔裸露出該受摻雜介電層，其中部分的該些通孔同時與該受摻雜介電層下的該圖形化導(dǎo)電層以及該未摻雜介電層重疊、以及以該圖形化光致抗蝕劑為蝕刻掩模進(jìn)行一蝕刻制作工藝，該蝕刻制作工藝對該未摻雜介電層以及該受摻雜介電層具有高度的蝕刻選擇比，使得該蝕刻制作工藝中僅裸露出的該受摻雜介電層會被完全蝕去，該未摻雜介電層不會受到蝕刻。
[0008]無疑地，本發(fā)明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的優(yōu)選實(shí)施例細(xì)節(jié)說明后將變得更為顯見。
【附圖說明】
[0009]本說明書含有附圖并于文中構(gòu)成了本說明書的一部分，使閱者對本發(fā)明實(shí)施例有進(jìn)一步的了解。該些圖示描繪了本發(fā)明一些實(shí)施例并連同本文描述一起說明了其原理。在該些圖示中:
[0010]圖1-圖5為本發(fā)明一優(yōu)選實(shí)施例中半導(dǎo)體制作工藝步驟的截面示意圖；以及
[0011]圖6為本發(fā)明實(shí)施例幾種插塞偏移態(tài)樣的上視圖。
[0012]需注意本說明書中的所有圖示都為圖例性質(zhì)，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被夸大或縮小地呈現(xiàn)，一般而言，圖中相同的參考符號會用來標(biāo)示修改后或不同實(shí)施例中對應(yīng)或類似的元件特征。
[0013]符號說明
[0014]100 基底
[0015]102 柵極結(jié)構(gòu)
[0016]104 淺溝槽絕緣結(jié)構(gòu)
[0017]106 源極/漏極
[0018]108 接觸插塞
[0019]109 介電層
[0020]110 圖形化導(dǎo)電層
[0021]112 未摻雜介電層
[0022]112a 部位
[0023]114 受摻雜介電層
[0024]114&?114(1部位
[0025]115 導(dǎo)電通孔
[0026]116 圖形化光致抗蝕劑
[0027]117 通孔
[0028]118 導(dǎo)電插塞
【具體實(shí)施方式】
[0029]在下文的細(xì)節(jié)描述中，元件符號會標(biāo)示在隨附的圖示中成為其中的一部分，并且以可實(shí)行該實(shí)施例的特例描述方式來表示。這類實(shí)施例會說明足夠的細(xì)節(jié)使該領(lǐng)域的一般技術(shù)人士得以具以實(shí)施。閱者需了解到本發(fā)明中也可利用其他的實(shí)施例或是在不悖離所述實(shí)施例的前提下作出結(jié)構(gòu)性、邏輯性、及電性上的改變。因此，下文的細(xì)節(jié)描述將不欲被視為是一種限定，反之，其中所包含的實(shí)施例將由隨附的權(quán)利要求來加以界定。
[0030]請參照圖1-圖5，其繪示出根據(jù)本發(fā)明一優(yōu)選實(shí)施例中半導(dǎo)體制作工藝步驟的截面示意圖。首先，如圖1所示，提供一基底100作為本發(fā)明半導(dǎo)體結(jié)構(gòu)的設(shè)置基礎(chǔ)。基底100可為一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)或一石墨烯覆娃基底(graphene-on-silicon)等半導(dǎo)體基底。接著，在基底100中形成淺溝槽絕緣結(jié)構(gòu)(shallow trench isolat1n, STI) 104,其在基底上界定出多個元件區(qū)域。每個元件區(qū)域中都形成有一柵極結(jié)構(gòu)102，其兩側(cè)則界定有源極/漏極106。基底100與柵極結(jié)構(gòu)102的上方形成有一介電層109,如一金屬內(nèi)介電層(inter-metal dielectric, IMD),其材質(zhì)可為氧化物，如氧化娃或摻碳氧化物、氮化娃、或有機(jī)高分子，如perfluorocyclobutane或 polytetrafluoroethylene、氟娃玻璃(fluorosilicate glass, FSG)、有機(jī)娃酸鹽玻璃(organosilicate glass, 0SG)、或是low_k介電材等，可使用如次常壓化學(xué)氣象沉積(SACVD)制作工藝來形成，以完全覆蓋下方的柵極結(jié)構(gòu)102并填滿其間的空隙。
[0031]復(fù)參照圖1。介電層109的上方形成有一圖形化導(dǎo)電層110，如一第一金屬層(Metall)。圖形化導(dǎo)電層110可經(jīng)由先形成一金屬層再進(jìn)行光刻蝕刻制作工藝界定出其線路圖形的方式形成。圖形化導(dǎo)電層110與下方的源極/漏極106之間則以形成在介電層109中的接觸插塞108電連接。接觸插塞108可經(jīng)由在介電層109中形成通孔之后再填入金屬導(dǎo)電材料的方式形成。
[0032]接著請參照圖2。在介電層109上形成一未摻雜介電層112。未摻雜介電層112的材質(zhì)可為未摻雜任何離子的四乙氧基娃燒(tetraethyl orthosilicate，TE0S),其頂面與圖形化導(dǎo)電層110的頂面齊平。在此實(shí)施例中，未摻雜介電層112可使用高密度等離子體化學(xué)氣相沉積(HDPCVD)制作工藝先沉積并覆蓋在介電層109以及圖形化導(dǎo)電層110上，之后再進(jìn)行一平坦化制作工藝，如化學(xué)機(jī)械研磨(CMP)制作工藝，移除部分的未摻雜介電層112，使得圖形化導(dǎo)電層110裸露出來并使得圖形化導(dǎo)電層110的頂面與未摻雜介電層112的頂面齊平。
[0033]在形成圖形化導(dǎo)電層110以及未摻雜介電層112后