一種制作半導(dǎo)體器件的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造工藝，具體而言涉及一種在后金屬柵極技術(shù)(metal gatelast process)中形成電極的方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的不斷發(fā)展，集成電路性能的提高主要是通過(guò)不斷縮小集成電路器件的尺寸以提高它的速度來(lái)實(shí)現(xiàn)的。目前，由于在追求高器件密度、高性能和低成本中半導(dǎo)體工業(yè)已經(jīng)進(jìn)步到納米技術(shù)工藝節(jié)點(diǎn)，特別是當(dāng)半導(dǎo)體器件尺寸降到20nm或以下時(shí)，半導(dǎo)體器件的制備受到各種物理極限的限制。
[0003]集成電路(IC)尤其是超大規(guī)模集成電路中的主要器件是金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(M0S)，隨著半導(dǎo)體集成電路工業(yè)技術(shù)日益的成熟，超大規(guī)模的集成電路的迅速發(fā)展，具有更高性能和更強(qiáng)功能的集成電路要求更大的元件密度，而且各個(gè)部件、元件之間或各個(gè)元件自身的尺寸、大小和空間也需要進(jìn)一步縮小。目前為了滿足半導(dǎo)體技術(shù)的發(fā)展，在形成有不同厚度的wetting layer (金屬層)的結(jié)構(gòu)(該結(jié)構(gòu)頂部側(cè)壁的間距約為1nm)中填充形成鋁金屬層來(lái)代替現(xiàn)有技術(shù)中的金屬柵極。
[0004]然而對(duì)于更先進(jìn)的技術(shù)節(jié)點(diǎn)以及滿足下一代集成電路的制造要求，在間隙填充(gap fill)之前頂部側(cè)壁的距離的關(guān)鍵尺寸(critical dimens1n, CD)縮小或者采用PVD工藝填充時(shí)在溝槽中形成突懸(overhang),這將影響后續(xù)的間隙填充工藝。
[0005]在現(xiàn)有技術(shù)中，在金屬層的頂部填充金屬薄膜以形成新的器件結(jié)構(gòu)，該結(jié)構(gòu)用于代替目前的金屬柵極，在該結(jié)構(gòu)中填充的金屬薄膜優(yōu)選金屬鋁。為了進(jìn)一步提高金屬鋁間隙填充的能力或者在回流之后的填充，需要在填充金屬鋁之前形成鈦或者鈷wettinglayer (金屬層),但是,wetting layer很容易產(chǎn)生突懸,這將增加在溝槽中填充金屬電極薄膜的難度和引起空洞(void)的產(chǎn)生。
[0006]因此，需要提出一種新的半導(dǎo)體器件的制作方法，以解決現(xiàn)有技術(shù)中的問(wèn)題。

【發(fā)明內(nèi)容】

[0007]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡(jiǎn)化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0008]為了解決現(xiàn)有技術(shù)中存在的問(wèn)題，本發(fā)明提出了一種制作半導(dǎo)體器件的方法，包括:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成虛擬柵極，其中所述虛擬柵極包括虛擬柵極材料層、覆蓋層和高K介電層；在所述半導(dǎo)體襯底上形成層間介電層，所述層間介電層的頂部和所述虛擬柵極的頂部齊平；去除所述虛擬柵極材料層，以露出所述覆蓋層；在所述半導(dǎo)體襯底上依次形成功函數(shù)金屬層、阻擋層、多晶硅層和金屬層；執(zhí)行熱處理工藝，以使所述多晶硅層和所述金屬層反應(yīng)形成金屬硅化物層；執(zhí)行平坦化工藝，以露出所述層間介電層。
[0009]優(yōu)選地，采用CVD工藝或者熔爐工藝形成所述多晶硅層。
[0010]優(yōu)選地，所述金屬層的材料為鎳、鈷或者鉬中的一種或者幾種。
[0011]優(yōu)選地，所述熱處理工藝的反應(yīng)溫度為300°C至600°C，所述熱處理工藝的反應(yīng)時(shí)間為1s至3600s，在通入氮?dú)饣蛘邭鍤獾臈l件下執(zhí)行所述熱處理工藝。
[0012]優(yōu)選地，所述功函數(shù)金屬層為N型功函數(shù)金屬層或者P型功函數(shù)金屬層。
[0013]優(yōu)選地，采用ALD工藝或者PVD工藝形成所述P型功函數(shù)金屬層，所述P型功函數(shù)金屬層的厚度為10埃至200埃，所述P型功函數(shù)金屬層為T(mén)iN層、TaN層或者TaN和TiN組成的金屬層。
[0014]優(yōu)選地，采用ALD工藝或者PVD工藝形成所述N型功函數(shù)金屬層，所述N型功函數(shù)金屬層的厚度為10埃至200埃，所述N型功函數(shù)金屬層為T(mén)iAl層、Ti和Al組成的金屬層或者Al和TiN組成的金屬層。
[0015]優(yōu)選地，采用ALD工藝或者PVD工藝形成所述阻擋層，所述阻擋層的材料為T(mén)aN或者TiN，所述阻擋層的厚度為20埃至80埃。
[0016]綜上所述，根據(jù)本發(fā)明的制造工藝采用硅化工藝提高了金屬柵極間隙填充的能力。在金屬柵極形成之后，多晶硅層填充到金屬柵極溝槽中，再在多晶硅上沉積形成鎳或者鈷金屬層，執(zhí)行熱處理工藝(退火)以使多晶硅轉(zhuǎn)換成金屬硅化物，接著實(shí)施平坦化工藝。
【附圖說(shuō)明】
[0017]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。附圖中:
[0018]圖1A-圖1H為根據(jù)本發(fā)明一個(gè)方面的實(shí)施例制作金屬柵極結(jié)構(gòu)的方法的相關(guān)步驟的示意性剖面圖；
[0019]圖2為根據(jù)本發(fā)明一個(gè)方面的實(shí)施例制作金屬柵極結(jié)構(gòu)的方法的流程圖。
【具體實(shí)施方式】
[0020]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0021]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便闡釋本發(fā)明提出的方法。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0022]應(yīng)當(dāng)理解的是，當(dāng)在本說(shuō)明書(shū)中使用術(shù)語(yǔ)“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0023]下面，參照?qǐng)D1A-圖1H來(lái)描述本發(fā)明提出的形成金屬柵極結(jié)構(gòu)的方法的詳細(xì)步驟。
[0024]首先，如圖1A所示，提供半導(dǎo)體襯底100，半導(dǎo)體襯底100可包括任何半導(dǎo)體材料，此半導(dǎo)體材料可包括但不限于:S1、SiC、SiGe, SiGeC, Ge合金、GeAs, InAs, InP,以及其它Ill-V或I1-VI族化合物半導(dǎo)體。半導(dǎo)體襯底100還可以包括有機(jī)半導(dǎo)體或者如Si/SiGe、絕緣體上硅(SOI)、或者絕緣體上SiGe (SGOI)的分層半導(dǎo)體。
[0025]在本發(fā)明一具體實(shí)施例中，所述半導(dǎo)體襯底100選用單晶硅材料構(gòu)成。在所述半導(dǎo)體襯底100中形成有隔離結(jié)構(gòu)，本實(shí)施例中，所述隔離結(jié)構(gòu)為淺溝槽隔離(STI)結(jié)構(gòu)，所述隔離結(jié)構(gòu)將所述半導(dǎo)體襯底100分為NMOS區(qū)和PMOS區(qū)。所述半導(dǎo)體襯底100中還形成有各種阱(well)結(jié)構(gòu)，為了簡(jiǎn)化，圖示中予以省略。
[0026]半導(dǎo)體襯底100上包括NMOS區(qū)域和PMOS區(qū)域，該NMOS區(qū)域具有形成在均勻摻雜的溝道區(qū)上的第一虛擬柵極結(jié)構(gòu)101N，PMOS區(qū)域具有形成在均勻摻雜的溝道區(qū)上的第二虛擬柵極結(jié)構(gòu)101P。所述第一虛擬柵極結(jié)構(gòu)1lN從下而上依次包括界面層(IL)(未示出)、高K電介質(zhì)層102、覆蓋層103和虛擬柵極材料層104N、以及在第一虛擬柵極結(jié)構(gòu)1lN的兩側(cè)形成柵極側(cè)墻結(jié)構(gòu)105。所述第二虛擬柵極結(jié)構(gòu)1lP從下而上依次包括界面層(未示出)、高K電介質(zhì)層103、覆蓋層103和虛擬柵極材料層104P、以及在第二柵極結(jié)構(gòu)1lP的兩側(cè)形成柵極側(cè)墻結(jié)構(gòu)105。分別在第一虛擬柵極結(jié)構(gòu)1lN和第二虛擬柵極結(jié)構(gòu)1lP的兩側(cè)的半導(dǎo)體襯底100中形成有源/漏極(未示出)。分別在第一虛擬柵極結(jié)構(gòu)1lN和第二虛擬柵極結(jié)構(gòu)1lP兩側(cè)的源/漏極的上表面上形成自對(duì)準(zhǔn)金屬硅化物層。自對(duì)準(zhǔn)金屬硅化物層的材料為NiSi。虛擬柵極材料層104N和虛擬柵極材料層104P材料優(yōu)選多晶硅。
[0027]界面層IL的可以為熱氧化物層、氮的氧化物層、化學(xué)氧化物層或者其他適合的薄膜層?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成界面層。界面層的厚度范圍為5埃至10埃。
[0028]高K電介質(zhì)層102的材料可以選擇為但不限于LaO、BaZrO, A10、HfZrO, HfZrON,HfLaO, HfS1N, HfS1, LaS1, AlS1, HfTaO, HfT1, (Ba, Sr) T13 (BS