一種晶圓接合質(zhì)量的檢測結(jié)構(gòu)及檢測方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種晶圓接合質(zhì)量的檢測結(jié)構(gòu)及檢測方法。
【背景技術(shù)】
[0002]在電子消費領(lǐng)域，多功能設(shè)備越來越受到消費者的喜愛，相比于功能簡單的設(shè)備，多功能設(shè)備制作過程將更加復(fù)雜，比如需要在電路版上集成多個不同功能的芯片，因而出現(xiàn)了 3D 集成電路(integrated circuit, IC)技術(shù)，3D 集成電路(integrated circuit, IC)被定義為一種系統(tǒng)級集成結(jié)構(gòu)，將多個芯片在垂直平面方向堆疊，從而節(jié)省空間，各個芯片的邊緣部分可以根據(jù)需要引出多個引腳，根據(jù)需要利用這些引腳，將需要互相連接的的芯片通過金屬線互聯(lián)，但是上述方式仍然存在很多不足，比如堆疊芯片數(shù)量較多，而且芯片之間的連接關(guān)系比較復(fù)雜，那么就會需要利用多條金屬線，最終的布線方式比較混亂，而且也會導(dǎo)致體積增加。
[0003]3D IC是將原裸晶尺寸的處理器晶片、可程式化邏輯閘(FPGA)晶片、記憶體晶片、射頻晶片(RF)或光電晶片，打薄之后直接疊合，并透過TSV鉆孔連接。在3D IC立體疊合技術(shù)，娃通孔(TSV)、中介板(Interposer)等關(guān)鍵技術(shù)/封裝零組件的協(xié)助下，在有限面積內(nèi)進(jìn)行最大程度的晶片疊加與整合，進(jìn)一步縮減SoC晶片面積/封裝體積并提升晶片溝通效率。
[0004]因此，晶圓水平上的Cu-Cu接合(Wafer level Cu-Cu bonding)作為3DIC中的一項關(guān)鍵技術(shù)，目前還處在研發(fā)階段，如何有效的在線檢測接合(bonding)的質(zhì)量和良率，如何精確測量接合電阻(Rbmding),是目前研發(fā)的一個重點。尤其是在3D CIS等高端產(chǎn)品上的應(yīng)用，接合的密度很高(一個像素需要至少一個接合-bonding)，有效簡單的在線檢測方法顯得尤其重要。
[0005]目前晶圓水平上的Cu-Cu接合(wafer level Cu-Cu bonding)的質(zhì)量檢測主要采用傳統(tǒng)的電阻鏈(Re chain)的方式來測試，如圖1所示，但傳統(tǒng)的電阻鏈(Re chain)測試中的 Re 包含了接合處(bonding),金屬層 metal,通孔(Via)的阻值，Rc=Rbonding+RVia+Rmetal,而正常的接合(bonding)帶來的阻值在Re中占的比例較小，只有當(dāng)接合質(zhì)量(bondingquality)較差的時候能夠定性的反應(yīng)出接合(bonding)的質(zhì)量,而不能夠精確的測出接合(bonding)本身的接觸電阻,也不能準(zhǔn)確的反應(yīng)出接合(bonding)的質(zhì)量。
[0006]雖然現(xiàn)有技術(shù)中存在對晶圓水平上的Cu-Cu接合(wafer level Cu-CubondingMA質(zhì)量檢測的檢測結(jié)構(gòu)，但是仍存在各種不足，如何有效的在線檢測接合(bonding)的質(zhì)量和良率，如何精確測量接合電阻Rbmding成為現(xiàn)在亟需解決的問題。

【發(fā)明內(nèi)容】

[0007]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0008]本發(fā)明為了克服目前存在問題，提供了一種晶圓接合質(zhì)量的檢測結(jié)構(gòu)，所述結(jié)構(gòu)包括:
[0009]底部晶圓，所述底部晶圓中設(shè)置有底部金屬層以及位于所述底部金屬層上方的第一底部焊盤、第二底部焊盤和第三底部焊盤，所述第一底部焊盤、所述第二底部焊盤、所述第三底部焊盤分別與所述底部金屬層電連接；
[0010]頂部晶圓，所述頂部晶圓表面上設(shè)置有頂部焊盤，包括第一頂部焊盤、第二頂部焊盤和第三頂部焊盤，所述頂部晶圓的背面設(shè)置有測試焊盤，包括第一測試焊盤、第二測試焊盤和第三測試焊盤，所述第一頂部焊盤、第二頂部焊盤和第三頂部焊盤與所述第一測試焊盤、第二測試焊盤和第三測試焊盤分別電連接，所述頂部晶圓還包括連接至所述第一測試焊盤的第一測試端子和第二測試端子、連接至所述第二測試焊盤的第三測試端子和第四測試端子、以及連接至所述第三測試焊盤的第五測試端子和第六測試端子；
[0011]其中，所述第一頂部焊盤和所述第一底部焊盤完全重合接合，所述第二頂部焊盤和所述第二底部焊盤完全重合接合，所述第三頂部焊盤和所述第三底部焊盤部分重合接合，以實現(xiàn)所述底部晶圓和所述頂部晶圓的接合。
[0012]作為優(yōu)選，所述底部金屬層、所述第二底部焊盤、所述第二頂部焊盤以及所述第二測試焊盤形成互連結(jié)構(gòu)，以將所述底部晶圓和所述頂部晶圓形成通路。
[0013]作為優(yōu)選，所述底部金屬層、所述第一底部焊盤、所述第一頂部焊盤以及第一測試焊盤形成第一測試目標(biāo)；
[0014]所述底部金屬層、所述第三底部焊盤、所述第三頂部焊盤以及第三測試焊盤形成第二測試目標(biāo)。
[0015]作為優(yōu)選，，所述第一測試目標(biāo)、所述第二測試目標(biāo)位于所述互連結(jié)構(gòu)的兩側(cè)，形成對稱的測試結(jié)構(gòu)，以使測試目標(biāo)以外的額外電阻相等。
[0016]作為優(yōu)選，所述底部晶圓中還設(shè)置有底部通孔，所述第一底部焊盤、所述第二底部焊盤和所述第三底部焊盤通過所述底部通孔和所述底部金屬層電連接。
[0017]作為優(yōu)選，所述頂部晶圓中還設(shè)置有頂部通孔，所述測試焊盤通過所述頂部通孔分別和所述第一頂部焊盤、所述第二頂部焊盤、所述第三頂部焊盤電連接。
[0018]作為優(yōu)選，所述測試焊盤為所述頂部晶圓的第一金屬層，其通過位于所述頂部晶圓內(nèi)的多個金屬層和通孔與所述頂部焊盤電連接，所述頂部焊盤為所述頂部晶圓的頂部金屬層。
[0019]作為優(yōu)選，所述第一底部焊盤、第三底部焊盤、第一頂部焊盤和第三頂部焊盤的形狀和面積都相同；
[0020]所述第二底部焊盤和所述第二頂部焊盤的形狀和面積都相同；
[0021]其中，所述第二底部焊盤和所述第二頂部焊盤的面積大于所述第一底部焊盤、第三底部焊盤、第一頂部焊盤和第三頂部焊盤的面積。
[0022]作為優(yōu)選，所述第一底部焊盤、所述第二底部焊盤、第三底部焊盤、第一頂部焊盤、第二頂部焊盤和第三頂部焊盤形狀均為正方形，選用的材料為銅。
[0023]作為優(yōu)選，所述第三底部焊盤和所述第三頂部焊盤的邊長尺寸為L，所述第三頂部焊盤和所述第三底部焊盤之間交錯的位移值為a，所述L > a。
[0024]本發(fā)明還提供了一種選用上述的檢測結(jié)構(gòu)的檢測方法:
[0025]步驟(a)在所述第一測試端子和所述第三測試端子上施加應(yīng)力電壓，測試所述第三測試端子和所述第四測試端子之間的電壓，并計算電阻值Rl ；
[0026]步驟(b)在所述第三測試端子和所述第五測試端子上施加應(yīng)力電壓，測試所述第四測試端子和所述第六測試端子之間的電壓，并計算電阻值R2 ；
[0027]步驟(C)根據(jù)Rl和R2計算所述第三頂部焊盤和所述第三底部焊盤之間的接合電阻。
[0028]作為優(yōu)選，所述步驟(C)還包括以下子步驟:
[0029]步驟(c-1)所述R1=RL+RS=2RPAD+RB1+RS，R2=Rk+Rs=2Rpad+RB2+Rs，其中，所述 Rl 為第一測試目標(biāo)的阻值，Rk為所述第二測試目標(biāo)的阻值，Rs為所述測試結(jié)構(gòu)中所述第一測試目標(biāo)和所述第二測試目標(biāo)外的額外電阻，Rpad為接合焊盤本身的電阻，所述Rbi為所述第一底部焊盤和所述第一頂部焊盤之間的接合電阻，所述Rb2為所述第二底部焊盤和所述第二頂部焊盤之間的接合電阻；
[0030]步驟(c_2)通過步驟(c-1)中的兩式得到R1-R2=RB1_RB2,所述Rbi和Rb2的差異在于面積大小，RB1/RB2= (L~a) (L~a) / (LXL)；
[0031]步驟(c-3)根據(jù)R1-R2=RB1-RB2 和 RB1/RB2= (L_a) (