抑制寄生晶體管開啟的vdmos結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種抑制寄生晶體管開啟的VDM0S結(jié)構(gòu)及其制 造方法。
【背景技術(shù)】
[0002] 在功率半導(dǎo)體領(lǐng)域，W雙擴(kuò)散工藝形成的縱向金屬-氧化層-半導(dǎo)體-場效應(yīng)晶 體管（M0S陽T)稱為垂直雙擴(kuò)散絕緣柵場效應(yīng)晶體管（VDM0S陽T，簡稱VDM0S)。VDM0S具有 開關(guān)速度快、輸入阻抗高、跨導(dǎo)線性高、負(fù)溫度系數(shù)等特點(diǎn)，因而在開關(guān)電源、DC-DC變換、逆 變器、快速開關(guān)變換等領(lǐng)域中受到了廣泛的應(yīng)用。但在上述應(yīng)用中，當(dāng)漏極電壓變化率較高 時，VDM0S中的寄生晶體管將會被開啟，從而降低其開關(guān)特性和安全工作區(qū)。例如，傳統(tǒng)的 VDM0S，WN型金屬氧化物半導(dǎo)體（NM0S)為例，如圖1所示，當(dāng)較大電流通過P型體區(qū)102 時，其基區(qū)電阻咕使寄生NPN晶體管的基極與發(fā)射極間電壓大于PN結(jié)正向?qū)▔航?，寄?晶體管被開啟。
[0003] 對于VDM0S內(nèi)部結(jié)構(gòu)而言，引起寄生雙極結(jié)型晶體管（BJT)開啟的原因為橫向電 流流經(jīng)體區(qū)，其主要有兩種機(jī)制。第一種機(jī)制是發(fā)生雪崩擊穿，在電力電子電路中，不可避 免會有電流變化率較大的情況，此時會出現(xiàn)瞬時過流壓降。該電壓遠(yuǎn)遠(yuǎn)大于VDM0S的擊穿 電壓，引起瞬時橫向電流流經(jīng)體區(qū)，引起寄生效應(yīng)的發(fā)生。第二種機(jī)制為高dvMt值，當(dāng)漏 端與源端電壓改變時，源襯底P區(qū)與外延層平面部分的電容Cw將會引起電流流經(jīng)寄生BJT dv r邸 的基區(qū)，由下面公式可知= ￥7^如果通過基區(qū)電阻咕電壓大于該二極管開啟電 UL "技以挪） 壓，基極-發(fā)射極電壓正偏，寄生BJT開啟。
[0004] 在寄生BJT開啟的情況下，VDM0S的擊穿電壓取決于寄生BJT基極開路的擊穿電 壓，此時近乎失去電壓阻斷能力，在高電壓下電流將會在局部集中，亦聚集在某個單元胞， 發(fā)生嚴(yán)重?zé)龤?。因此，如何抑制VDM0S器件的寄生特性受到了國內(nèi)外專家的廣泛關(guān)注。
[0005] 為了克服上述問題，一種抑制寄生BJT晶體管開啟效應(yīng)的技術(shù)為通過源金屬化層 P型體區(qū)102與化源區(qū)103的短接。該種方法就是將寄生BJT的基極與發(fā)射極連接，降低 基區(qū)相對發(fā)射極的壓降，抑制BJT的開啟。但是由于P型體區(qū)距離表面金屬層具有一定的 距離，會存在一定的電阻值，因此當(dāng)流過P型體區(qū)的電流足夠大時，寄生BJT晶體管還是會 開啟。
[0006] 另一種抑制寄生BJT晶體管開啟效應(yīng)的技術(shù)為增加P型阱區(qū)102的慘雜濃度。該 種方法相當(dāng)于降低寄生BJT晶體管的基區(qū)電阻，提高寄生BJT晶體管開啟的條件。但是P 型阱區(qū)經(jīng)擴(kuò)散形成，增加其慘雜濃度將同時引起橫向擴(kuò)散的增加，因此，該技術(shù)改變基區(qū)電 阻的效果不佳，同時也不利于電容的降低和芯片面積的減小。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明旨在解決上面描述的問題。本發(fā)明的一個目的是提供一種解決W上任何一 個問題的VDMOS結(jié)構(gòu)及其制造方法。具體地，本發(fā)明提供能夠通過減小基區(qū)電阻來抑制寄 生晶體管開啟的VDM0S結(jié)構(gòu)及其制造方法。
[0008] 根據(jù)本發(fā)明的第一方面，本發(fā)明提供了一種抑制寄生晶體管開啟的VDM0S結(jié)構(gòu)， 所述VDM0S結(jié)構(gòu)包括；襯底；覆蓋所述襯底的外延層；位于所述外延層內(nèi)的源慘雜區(qū)；位于 所述外延層內(nèi)并環(huán)繞所述源慘雜區(qū)的阱區(qū)；覆蓋在溝道區(qū)表面和所述阱區(qū)之間的柵介質(zhì) 層；覆蓋所述柵介質(zhì)層的多晶娃柵極；位于所述多晶娃柵極上方并在邊緣處與所述柵介質(zhì) 層相連的絕緣介質(zhì)層；位于所述襯底下方的金屬漏極；W及位于所述外延層表面的金屬源 電極，其中，所述金屬源電極穿透所述源慘雜區(qū)，W使所述源慘雜區(qū)的長度減小。
[0009] 其中，所述金屬源電極還進(jìn)入所述阱區(qū)。
[0010] 其中，所述金屬源電極延伸到所述阱區(qū)的底部。
[0011] 其中，所述金屬源電極通過歐姆接觸的方式與所述源慘雜區(qū)和所述阱區(qū)相接觸。 [001引其中，所述金屬源電極通過刻蝕工藝實現(xiàn)為深度為3ym~4. 5ym，寬度為3ym~ 4. 5um。
[0013] 其中，所述VDMOS結(jié)構(gòu)還包括位于所述阱區(qū)下方的電場屏蔽層。
[0014] 其中，所述電場屏蔽層的慘雜濃度為1〇18~l〇i9cnT3。
[0015] 其中，所述電場屏蔽層通過注入五族元素離子或者H族元素離子的方式形成。
[001引其中，所述電場屏蔽層形成在所述VDMOS結(jié)構(gòu)的深度為3ym~4. 5ym的位置處， 且厚度大于2ym。
[0017] 根據(jù)本發(fā)明的第二方面，本發(fā)明還提供了一種抑制寄生晶體管開啟的VDMOS結(jié)構(gòu) 的制造方法，所述方法包括W下步驟；（1)在襯底上方生長外延層；（2)在所述外延層上生 長柵介質(zhì)層；（3)在所述柵介質(zhì)層上淀積多晶娃柵極；（4)在所述外延層內(nèi)通過離子注入的 方式形成阱區(qū)；（5)在所述外延層內(nèi)環(huán)繞所述阱區(qū)通過離子注入的方式形成源慘雜區(qū)；（6) 在所述柵介質(zhì)層和所述多晶娃柵極上淀積絕緣介質(zhì)層；（7)刻蝕金屬源電極引線孔穿透所 述源慘雜區(qū)，并進(jìn)一步刻蝕所述金屬源電極引線孔進(jìn)入所述阱區(qū)；（8)在所述外延層內(nèi)且 在所述阱區(qū)下方W離子注入的方式形成電場屏蔽層；（9)通過鉛層姍射形成金屬源電極， 使得所述金屬源電極穿透所述源慘雜區(qū)并進(jìn)入所述阱區(qū)，W使所述源慘雜區(qū)的長度減小； W及（10)在所述襯底下方形成金屬漏極。
[0018] 本發(fā)明的VDMOS結(jié)構(gòu)，通過使金屬源電極穿透源慘雜區(qū)來減小源區(qū)長度進(jìn)而減小 寄生晶體管的基區(qū)電阻，W抑制寄生晶體管開啟。另外，本發(fā)明的VDMOS結(jié)構(gòu)還可W包括位 于阱區(qū)下方的電場屏蔽層，W改變阱區(qū)內(nèi)部的電場分布，減小阱區(qū)的電場強(qiáng)度，從而更好地 抑制寄生晶體管的開啟。本發(fā)明還提供了該VDMOS結(jié)構(gòu)的制造方法。本發(fā)明的VDMOS結(jié)構(gòu) 及其制造方法可W有效地抑制寄生晶體管的開啟，在實際應(yīng)用中具有較高的可靠性。
[0019] 參照附圖來閱讀對于示例性實施例的W下描述，本發(fā)明的其他特征和優(yōu)點(diǎn)將變得 清晰。
【附圖說明】
[0020] 并入到說明書中并且構(gòu)成說明書的一部分的附圖示出了本發(fā)明的實施例，并且與 描述一起用于解釋本發(fā)明的原理。在該些附圖中，類似的附圖標(biāo)記用于表示類似的要素。下 面描述中的