用于改進(jìn)的rram可靠性的金屬線連接件、包括它的半導(dǎo)體布置及其制造方法
【專利說(shuō)明】用于改進(jìn)的RRAM可靠性的金屬線連接件、包括它的半導(dǎo)體 布置及其制造方法
[0001] 優(yōu)先權(quán)要求和交叉引用
[0002] 本申請(qǐng)要求于2013年12月27日提交的美國(guó)臨時(shí)申請(qǐng)第61/921148號(hào)的權(quán)益。
技術(shù)領(lǐng)域
[0003] 本發(fā)明涉及具有電阻式隨機(jī)存取存儲(chǔ)器的集成電路器件、制造這些器件的方法和 操作這些器件的方法。
【背景技術(shù)】
[0004] 電阻式隨機(jī)存取存儲(chǔ)器（RRAM)具有簡(jiǎn)單的結(jié)構(gòu)、低工作電壓、高速、良好耐久性 以及CMOS工藝兼容性。RRAM是為傳統(tǒng)的閃速存儲(chǔ)器提供小尺寸替代的最具前景的替代方 式并且正在尋求在諸如光盤和非易失性存儲(chǔ)器陣列的器件中的廣泛應(yīng)用。
[0005] RRAM單元將數(shù)據(jù)存儲(chǔ)在材料層內(nèi)，可以誘導(dǎo)材料層經(jīng)歷相變?？梢栽谒械幕虿?分的層內(nèi)誘導(dǎo)相變以在高電阻狀態(tài)和低電阻狀態(tài)之間進(jìn)行切換。電阻狀態(tài)可以被查詢并解 釋為表示"0"或"1"。
[0006] 在典型的RRAM單元中，數(shù)據(jù)存儲(chǔ)層包括非晶金屬氧化物。在施加足夠的電壓后， 則金屬橋被誘導(dǎo)為形成在整個(gè)數(shù)據(jù)存儲(chǔ)層上，這產(chǎn)生低電阻狀態(tài)?？梢允菇饘贅驍嗔眩?且通過(guò)施加使所有或部分的金屬結(jié)構(gòu)熔化或分解的短高電流密度脈沖來(lái)恢復(fù)高電阻狀態(tài)。 數(shù)據(jù)存儲(chǔ)層迅速冷卻并且保持在高電阻狀態(tài)直到再次誘導(dǎo)低電阻狀態(tài)。通常在前段制程 (FEOL)處理之后形成RRAM單元。在典型的設(shè)計(jì)中，在一對(duì)金屬互連層之間形成RRAM單元 的陣列。

【發(fā)明內(nèi)容】

[0007] 為了解決現(xiàn)有技術(shù)中存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種集成電路 器件，包括：RRAM單元的陣列；位線的陣列，連接至所述RRAM單元的陣列，每條所述位線具 有第一截面面積；以及源極線的陣列，用于所述RRAM單元的陣列，每條所述源極線具有第 二截面面積；其中，所述第二截面面積大于所述第一截面面積；以及所述源極線和所述位 線配置為運(yùn)載用于使所述RRAM單元置位和復(fù)位的電流。
[0008] 在上述集成電路器件中，還包括：晶體管的陣列，與所述RRAM單元一一對(duì)應(yīng)，所述 晶體管包括源極區(qū)、漏極區(qū)和柵電極；其中，所述源極區(qū)連接至所述源極線；以及所述漏極 區(qū)連接至所述RRAM單元。
[0009] 在上述集成電路器件中，還包括：字線的陣列，配置為用于尋址所述RRAM單元；其 中，所述字線連接至所述柵電極。
[0010] 在上述集成電路器件中，還包括：襯底；多個(gè)金屬互連層，位于所述襯底之上的多 個(gè)高度處；其中，所述RRAM單元的陣列位于兩個(gè)所述金屬互連層之間；所述源極線位于所 述襯底之上的比所述RRAM單元的陣列更高的金屬互連層中；所述位線位于所述襯底之上 的比所述RRAM單元的陣列更高的金屬互連層中；以及所述字線位于所述襯底之上的沒(méi)有 所述RRAM單元的陣列高的金屬互連層中。
[0011] 在上述集成電路器件中，還包括：襯底；多個(gè)金屬互連層，位于所述襯底之上的多 個(gè)高度處；其中，所述RRAM單元的陣列位于兩個(gè)所述金屬互連層之間；以及所述源極線位 于所述襯底之上的比所述RRAM單元的陣列更高的金屬互連層中。
[0012] 在上述集成電路器件中，其中：所述位線連接至所述RRAM單元的頂電極；以及所 述位線位于所述襯底之上的比所述RRAM單元的陣列更高的金屬互連層中。
[0013] 在上述集成電路器件中，其中：所述源極線位于形成有所述位線的所述金屬互連 層之上的金屬互連層中。
[0014] 在上述集成電路器件中，其中，至少兩個(gè)金屬互連層形成在所述RRAM單元的陣列 下方。
[0015] 在上述集成電路器件中，還包括：晶體管的陣列，形成在所述金屬互連層下方的所 述襯底上，所述晶體管包括源極區(qū)、漏極區(qū)和柵電極；其中，所述晶體管的源極區(qū)連接至所 述源極線；以及所述晶體管的漏極區(qū)連接至所述RRAM單元的底電極。
[0016] 在上述集成電路器件中，其中，至少四個(gè)金屬互連層形成在所述RRAM單元的陣列 下方。
[0017] 在上述集成電路器件中，還包括：襯底，具有表面；以及多個(gè)金屬互連層，位于所 述襯底的表面之上；其中，所述RRAM單元的陣列位于兩個(gè)所述金屬互連層之間；所述RRAM 單元包括頂電極、底電極和位于所述頂電極和所述底電極之間的RRAM介電層；所述位線連 接至所述頂電極；所述底電極連接至位于所述襯底的表面上的第一接觸件；以及所述源極 線連接至位于所述襯底的表面上的第二接觸件。
[0018] 在上述集成電路器件中，其中，所述源極線位于所述襯底的表面之上的比所述 RRAM單元的陣列更高的金屬互連層中。
[0019] 在上述集成電路器件中，其中，所述源極線位于所述襯底的表面之上的比所述位 線更高的金屬互連層中。
[0020] 根據(jù)本發(fā)明的另一方面，還提供了一種使具有頂電極和底電極的RRAM單元復(fù)位 的方法，包括將所述頂電極連接至位線；將所述底電極連接至源極線，所述源極線具有比所 述位線更低的薄層電阻；以及驅(qū)動(dòng)所述源極線的電壓以發(fā)送通過(guò)所述RRAM單元的電流脈 沖；其中，所述電流脈沖使所述RRAM單元復(fù)位。
[0021] 在上述方法中，其中：所述底電極通過(guò)具有柵極的晶體管連接至所述源極線；以 及將所述底電極連接至所述源極線包括驅(qū)動(dòng)所述柵極的電壓
[0022] 根據(jù)本發(fā)明的又一方面，還提供了一種制造集成電路器件的方法，包括：使半導(dǎo)體 襯底通過(guò)前段制程處理；在所述半導(dǎo)體襯底上方形成第一組金屬互連層；在所述第一組金 屬互連層上方形成RRAM單元；以及在所述第一組金屬互連層和所述RRAM單元上方形成第 二組金屬互連層；其中，形成所述第二組金屬互連層包括形成用于使所述RRAM單元置位和 復(fù)位的位線和源極線。
[0023] 在上述方法中，其中，所述第一組金屬互連層中的金屬互連層具有比形成有源極 線的金屬互連層更低的厚度。
[0024] 在上述方法中，其中：使所述半導(dǎo)體襯底通過(guò)前段制程處理包括在所述襯底上形 成接觸件；以及形成所述第一組金屬互連層包括形成將所述源極線和所述RRAM單元連接 至所述接觸件的通孔。
[0025] 在上述方法中，其中，在形成所述源極線之前形成所述位線。
[0026] 在上述方法中，其中，所述第一組金屬互連層包括至少四個(gè)金屬互連層。
【附圖說(shuō)明】
[0027] 當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)描述可以最佳理解本發(fā)明的方面。應(yīng)該注意， 根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制。實(shí)際上，為了清楚的論述，各個(gè)部件的尺 寸可以任意增大或縮小。
[0028] 圖1示出了根據(jù)本發(fā)明的一些實(shí)施例的RRAM器件。
[0029] 圖2A至圖2C示出了根據(jù)本發(fā)明的一些實(shí)施例的適用于RRAM器件的一些示例性 引線尺寸。
[0030] 圖3是示出根據(jù)本發(fā)明的一些實(shí)施例的使RRAM單元置位的方法的流程圖。
[0031] 圖4是示出根據(jù)本發(fā)明的一些實(shí)施例的當(dāng)RRAM單元經(jīng)歷RRAM單元置位工藝時(shí) RRAM單元兩端的電壓和通過(guò)RRAM單元的電流的曲線。
[0032] 圖5是示出根據(jù)本發(fā)明的一些實(shí)施例的使RRAM單元復(fù)位的方法的流程圖。
[0033] 圖6是示出根據(jù)本發(fā)明的一些實(shí)施例的當(dāng)RRAM單元經(jīng)歷RRAM單元復(fù)位工藝時(shí) RRAM單元兩端的電壓和通過(guò)RRAM單元的電流的曲線。
[0034] 圖7是示出根據(jù)本發(fā)明的一些實(shí)施例的RRAM器件制造方法的流程圖。
[0035] 圖8至圖10示出了根據(jù)本發(fā)明的一些實(shí)施例的在制造 RRAM器件的多個(gè)中間階段 的截面圖。
[0036] 圖11至圖15示出了根據(jù)本發(fā)明的一些實(shí)施例的在制造 RRAM單元的多個(gè)中間階 段的截面圖。
[0037] 圖16至圖17示出了根據(jù)本發(fā)明的一些其他實(shí)施例的在制造 RRAM器件的多個(gè)中 間階段的截面圖。
【具體實(shí)施方式】
[0038] 以下公開(kāi)內(nèi)容提供了許多用于實(shí)現(xiàn)所提供主題的不同特征的不同實(shí)施例或?qū)嵗?下面描述了部件和布置的具體實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例，而不旨在限制本 發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二 部件以直接接觸的方式形成的實(shí)施例，且也可以包括在第一部件和第二部件之間可以形成 額外的部件，從而使得第一部件和第二部件可以不直接接觸的實(shí)施例。此外，本發(fā)明可以在 各個(gè)實(shí)例中重復(fù)參考標(biāo)號(hào)和/或字符。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，并且其本身并 不表示所論述的各個(gè)實(shí)施例和/或結(jié)構(gòu)之間的關(guān)系。
[0039] 此外，為便于描述，在本文中可以使用諸如"在…之下"、"在…下方"、"下部"、 "在…之上"、"上部"等的空間相對(duì)術(shù)語(yǔ)，以描述如圖所示的一個(gè)元件或部件與另一個(gè)（或另 一些）元件或部件的關(guān)系。除了圖中所示的方位外，空間相對(duì)術(shù)語(yǔ)旨在包括器件在使用或 操作中的不同方位。裝置可以以其他方式定向（旋轉(zhuǎn)90度或在其他方位上），并且本文中 使用的空間相對(duì)描述符可以同樣地作出相應(yīng)的解釋。
[0040] 隨著集成電路的密度增大，金屬互連層中的引線的電阻電容（RC)延遲已經(jīng)開(kāi)始 對(duì)集成電路性能產(chǎn)生重大影響。現(xiàn)代的集成電路（IC)通過(guò)使用銅代替鋁和使用低k電介 質(zhì)代替SiO 2來(lái)降低金屬互連層中的RC延遲。也通過(guò)按比例縮小以使用更厚的引線來(lái)制造 更長(zhǎng)的連接件來(lái)降低RC延遲。
[0041] 通過(guò)改變金屬互連層中的引線厚度和寬度來(lái)實(shí)現(xiàn)按比例縮小。最接近襯底的最低 金屬互連層具有最薄和最窄的引線。最低層中的引線具有最高的RC延遲并且用于制造局 部互連件。隨著額外的金屬互連層的添加，引線厚度、寬度和間隔逐漸增大。最頂端的金屬 互連層具有最厚、最寬和最粗糙地間隔開(kāi)的引線。最上面的層具有最低的RC延遲并且用于 功率和時(shí)鐘分布以及用于全局信號(hào)布線。
[0042] 現(xiàn)代的集成電路通常包括具有復(fù)雜的相互