通過用于3d集成電路的襯底背部連結(jié)件的閂鎖抑制和襯底噪聲耦合降低的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)及3D集成電路，并且更特別地設(shè)及用于抑制円鎖（latch-up)和噪聲禪 合的結(jié)構(gòu)與方法。
【背景技術(shù)】
[000引典型的CMOS電路包括布置成形成平面或多柵極MOS晶體管的N型區(qū)域和P型區(qū) 域。彼此相鄰的相反傳導(dǎo)性類型的區(qū)域典型地形成寄生pn結(jié)和雙極型晶體管結(jié)構(gòu)。雖然通 常是反向偏置，但也可能發(fā)生該些結(jié)構(gòu)變成正向偏置的狀況。當(dāng)發(fā)生該情況時(shí)，正反饋回路 接著發(fā)生，該提供了從正供應(yīng)電壓到接地的低電阻電流路徑，由此干擾了電路的正常運(yùn)轉(zhuǎn)， 并且在嚴(yán)重的情況下，通過熱損傷而將巧片毀壞。
[0003] 圖1是示出了包括與NM0S晶體管112相鄰的PM0S晶體管110的典型CMOS布置 的示意圖。該樣的接近在CMOS器件中是常見的。PM0S晶體管110包括由溝道區(qū)域120橫 向地分開的兩個(gè)重滲雜P+擴(kuò)散區(qū)域116和118。柵極堆疊122覆蓋在溝道區(qū)域120上。兩 個(gè)P+擴(kuò)散區(qū)域116和118形成在N阱124的內(nèi)部，該N阱124自身是形成在輕滲雜P-襯 底114內(nèi)部的N滲雜區(qū)域。也形成在N阱124內(nèi)的是重滲雜化擴(kuò)散125,也稱作阱連結(jié)件 (welltie)或接觸焊盤（contactpad),用于將N阱124連接至VDD。
[0004] NM0S晶體管112包括由溝道區(qū)域130橫向地分開的兩個(gè)重滲雜化型擴(kuò)散區(qū)域126 和128。柵極堆疊132覆蓋在溝道區(qū)域130上。兩個(gè)化擴(kuò)散區(qū)域126和128直接形成在 P-襯底114中。與化擴(kuò)散區(qū)域126和128中的一個(gè)緊密接近地也形成在襯底中的是重滲 雜P+擴(kuò)散區(qū)域135,也稱作襯底連結(jié)件或接觸焊盤，用于將P-襯底114連接至接地。
[0005] 其它CMOS布置也是常見的，包括也包括了NM0S晶體管112形成于其中的輕滲雜 P-阱的那些。圖1的布置是用于說明閉鎖問題，但應(yīng)該理解的是很多其它布置也遭遇同樣 的問題。
[0006] 疊加在圖1的CMOS圖上的是示意性地圖示了由CMOS布置形成的各種PN結(jié)所形 成的雙極型晶體管的電路。特別地，PNP晶體管Q1由充當(dāng)發(fā)射極E1的P+擴(kuò)散116或118 中的一個(gè)、充當(dāng)基極B1的N阱124和充當(dāng)集電極C1的P-襯底114形成。同時(shí)，N阱124充 當(dāng)NPN晶體管Q2的集電極C2,利用P-襯底114充當(dāng)基極B2,并且利用化區(qū)域126或128 中的一個(gè)充當(dāng)集電極E2。PNP晶體管Q1的基極B1被連接至NPN晶體管Q2的集電極C2,并 且NPN晶體管Q2的基極被連接至PNP晶體管Q1的集電極C1。晶體管Q1的基極B1通過N 阱124的電阻Rw被連接至化擴(kuò)散125,并且晶體管Q2的基極B2通過襯底電阻Rs被連接 至P+擴(kuò)散135。
[0007] 圖2是重新布置W豎直示出的圖1的示意性電路圖?？蒞看出，只要兩個(gè)雙極型晶 體管Q1和Q2不是正向偏置，電流就不會(huì)流過電路。然而，若干狀況都可W觸發(fā)閉鎖，包括 噪聲，其有時(shí)可能在晶體管中的一個(gè)的基極處感應(yīng)出充分的電流，時(shí)間長(zhǎng)到足W使其它晶 體管正向偏置，由此起動(dòng)反饋回路。數(shù)個(gè)技術(shù)已經(jīng)被設(shè)想用于降低或消除閉鎖敏感性，在沃 爾夫發(fā)表的用于化SI時(shí)代的娃處理的第II卷工藝集成第400頁至419頁（1990)(Silicon ProcessingfortheVLSIE；ra,Vol.II,ProcessIntegration,PP. 400-419(1990))中討論 了其中的一些，該文章通過引用合并于此。
[000引用于降低或消除閉鎖敏感性的一個(gè)常見技術(shù)是將襯底的背側(cè)連接至接地。參見圖 1，如果襯底連結(jié)件135也被連接至接地，則可W看出，該技術(shù)提供了與襯底電阻Rs并聯(lián)的 低電阻電流路徑，有效地使其短路。NPN晶體管Q2的基極B2因此被有效地連接至其發(fā)射極 E2并且晶體管不能導(dǎo)通。
[0009] 圖3(由圖3A和圖3B構(gòu)成）圖示了在典型引線框架封裝中Rs的短路通常是如何 實(shí)現(xiàn)的。圖3A是示出裸片310的封裝的截面圖，并且圖3B是圖3A的結(jié)構(gòu)的角部322的放 大俯視圖。如圖3A所示，裸片310在其背側(cè)利用導(dǎo)電裸片附接粘合劑312被附接至金屬引 線框架焊盤314。引線框架還包括穿過環(huán)氧樹脂模制封裝材料318延伸出去的用于外部電 連接的若干金屬引線316。引線316中的一些（例如引線316A)被連接至引線框架焊盤314 W使封裝的外部接地，并由此將裸片310的背側(cè)連接至接地。引線316中的其它引線被連 接至巧片的頂側(cè)上的各種I/O和功率焊盤（圖3B中的324)。另外，圖3B還圖示了鍵合焊 盤324中的一些（例如324A)被利用相應(yīng)的鍵合接線320A直接連接（"向下鍵合"）至引 線框架焊盤314。該些鍵合焊盤324A形成在諸如135等的重滲雜P+接觸焊盤（圖1)上 并且與其連接。因?yàn)槿缰八雎闫谋硞?cè)通過傳導(dǎo)性裸片附接材料312也被連接至引線 框架焊盤314,所W可W看出，形成了將P+接觸焊盤135電連接至襯底裸片310的背側(cè)的 非常低的電阻傳導(dǎo)性路徑，由此使襯底電阻Rs短路（圖1)。在Rs短路的狀態(tài)下，流過PNP 晶體管Q1的瞬態(tài)電流可W將NPN晶體管Q2上的基極-集電極電壓充分增加W使其導(dǎo)通的 情況變得不太可能。結(jié)果，閉鎖狀況的可能性不大。
[0010] 近年來，隨著集成電路密度的增加，制造商已開始開發(fā)在彼此的頂部上堆疊兩個(gè) 或更多裸片的封裝結(jié)構(gòu)。來自一個(gè)巧片的頂表面的信號(hào)和電源線被利用娃通孔（TSV)穿過 巧片的本體到達(dá)下方的巧片。TSV是從頂側(cè)表面至背側(cè)表面穿過巧片全程延伸的傳導(dǎo)性立 柱，在此其可W將穿過金屬的凸塊接觸化umpcontact)連接至在下方相鄰的巧片的頂側(cè)表 面上的導(dǎo)體。TSV中的導(dǎo)體典型地是銅或諸如TiW等的另一金屬，并且典型地通過電介質(zhì)或 其它阻擋材料沿著其整個(gè)長(zhǎng)度與襯底隔離。在頂側(cè)上，普通的金屬互連將TSV導(dǎo)體的頂端 連接至電路部件。巧片的背側(cè)表面被用諸如氧化物等的絕緣體涂敷，并且打開通孔W使TSV 導(dǎo)體的底端暴露。一層或多層的金屬互連（稱作RDL(再分布層）導(dǎo)體）形成在背側(cè)W使 來自TSV導(dǎo)體的底端的信號(hào)和功率電性地路由至用于與下方相鄰的巧片上的適當(dāng)?shù)耐箟K 接觸匹配所需的位置。堆疊中的底部巧片通常通過在背側(cè)上連接至球柵陣列炬GA)的TSV 而被連接至外部電路。巧片的整體堆疊在本文中有時(shí)被稱作=維集成電路（3DIC)。
[0011] 3DIC技術(shù)帶來了針對(duì)用于抑制閉鎖的已知技術(shù)的若干問題。首先，因?yàn)樵谥圃旆?常深的TSV時(shí)的困難，所W3DIC中使用的巧片襯底典型地從背側(cè)開始被顯著地減薄至僅大 約50微米的厚度。參見圖1，可W看出更薄的襯底使通過襯底到P+襯底接觸焊盤135的電 流路徑顯著地變窄，由此明顯地增加了襯底電阻Rs。此外，向下鍵合不再可用于使該電路路 徑短路，因?yàn)橐r底背側(cè)未通過裸片附接粘合劑被連接至下方相鄰的引線框架焊盤。因此Rs 未被短路，并且円鎖狀況的可能性明顯地較高。其次，在3DIC中，對(duì)于TSV而言常見的是用 于將通過特定巧片的功率和信號(hào)從下方相鄰的巧片運(yùn)載至上方相鄰的巧片并且反之亦然， 而不是必須連接至它們之間堆疊的一個(gè)巧片或多個(gè)巧片。該在例如一些巧片被設(shè)計(jì)成WIV操作而上方和下方的巧片W3. 3V操作時(shí)常見。在該情況下，TSV可能運(yùn)載3. 3V信號(hào)通過 IV巧片，該可W容易地由電容性禪合感應(yīng)出充分的電流W觸發(fā)更敏感的IV巧片中的円鎖。
[0012] 于是，出現(xiàn)了創(chuàng)建用于解決3D集成電路中円鎖敏感性問題的穩(wěn)健的解決方案的 機(jī)會(huì)?？蒞產(chǎn)生更好的巧片產(chǎn)量W及更密集并且功率更大的電路、部件和系統(tǒng)。

【發(fā)明內(nèi)容】

[0013] 粗略描述，一種集成電路器件具有完全穿過襯底延伸的導(dǎo)體，其在一端被連接至 襯底頂側(cè)表面并且在另一端被連接至襯底背側(cè)表面。在各種實(shí)施例中，該導(dǎo)體與襯底的背 側(cè)上的所有RDL導(dǎo)體絕緣，和/或與3D集成電路結(jié)構(gòu)中的任何下方相鄰的巧片上的所有導(dǎo) 體和器件特征絕緣。
[0014] 提供了本發(fā)明的W上概述W便提供對(duì)本發(fā)明的一些方面的基本理解。該概述不旨 在標(biāo)識(shí)本發(fā)明的關(guān)鍵或決定性元素或者不旨在勾畫出本發(fā)明的范圍。其唯一目的是W簡(jiǎn)化 的形式呈現(xiàn)出本發(fā)明的一些概念，作為后面呈現(xiàn)的更詳細(xì)的描述的前序。本發(fā)明的特定方 面被描述在權(quán)利要求、說明書和附圖中。
【附圖說明】
[0015] 將相對(duì)于本發(fā)明的具體實(shí)施例對(duì)本發(fā)明進(jìn)行描述，并且將對(duì)附圖進(jìn)行參考，其 中：
[0016] 圖1是W截面示出了典型CMOS結(jié)構(gòu)的示意圖。雙極型寄生晶體管電路被疊加在 截面上。
[0017] 圖2是重新布置W豎直地示出的圖1的雙極型電路的示意電路圖。
[001引 圖3由圖3A和圖3B構(gòu)成。
[0019] 圖3A是示出裸片的封裝的截面圖。
[0020] 圖3B是圖3A的結(jié)構(gòu)中的角部322的放大俯視圖。
[0021] 圖4是圖示了并入本發(fā)明的多個(gè)方面的3D集成電路結(jié)構(gòu)的有關(guān)特征的截面圖。
[0022] 圖5(由圖5A至圖5