襯底結(jié)構(gòu)、cmos器件和制造cmos器件的方法
【專利說明】襯底結(jié)構(gòu)、CMOS器件和制造CMOS器件的方法
[0001]相關申請的交叉引用
[0002]本申請要求于2013年10月31日在韓國知識產(chǎn)權局提交的韓國專利申請N0.10-2013-0131507的優(yōu)先權，該申請的公開以引用方式全文并入本文中。
技術領域
[0003]本發(fā)明構(gòu)思涉及一種襯底結(jié)構(gòu)、包括該襯底結(jié)構(gòu)的互補金屬氧化物半導體(CMOS)器件以及制造該CMOS器件的方法。
【背景技術】
[0004]已積極地進行研宄以研發(fā)諸如利用周期表II1-V族半導體材料的器件的化合物半導體。由于II1-V族化合物半導體材料的電子迀移率等于或大于硅(Si)的電子迀移率的約10倍至1，000倍，因此在CMOS器件中使用II1-V族化合物半導體材料以形成高速溝道或高效太陽能電池。
[0005]諸如InP、GaAs, GaSb或InSb襯底的II1-V族襯底廣泛用于在其上生長II1-V族半導體材料。然而，與Si襯底相比，這種襯底是昂貴的，且在處理期間容易破損，并且難以大面積地制造這種襯底。例如，這種襯底的最大市售尺寸為約6英寸。因此，研發(fā)利用Si襯底而非II1-V族襯底的半導體器件。
[0006]此外，近來，對用于實現(xiàn)基于硅的光子集成電路的技術的關注增加；并且，隨之對利用II1-V族化合物半導體材料在Si襯底上形成器件的技術的需求增加，所述器件諸如光源(例如，發(fā)光二極管(LED)和激光二極管(LD))和用于高速器件的晶體管。如果II1-V族化合物半導體集成在大面積Si襯底上，則可使用用于制造硅的現(xiàn)有技術的處理，并且可降低成本。
[0007]然而，由于II1-V族化合物半導體材料與Si襯底之間的晶格常數(shù)差異和熱膨脹系數(shù)差異導致存在各種缺陷，因此這種器件的應用受到限制。例如，如果生長其晶格常數(shù)小于襯底晶格常數(shù)的半導體薄膜，則會通過壓應力導致位錯；而，如果生長其晶格常數(shù)大于襯底晶格常數(shù)的半導體薄膜，則會通過張應力導致開裂。
[0008]此外，已研發(fā)了在Si襯底上生長鍺(Ge)的技術，以形成P型金屬氧化物半導體(MOS)器件。由于鍺(Ge)具有高度的空穴迀移率和小的能帶隙，因此鍺(Ge)的使用可降低功耗。然而，對于鍺(Ge)在這種應用中的實際使用，會需要可用于批量生產(chǎn)的高質(zhì)量鍺(Ge)晶體生長方法。

【發(fā)明內(nèi)容】

[0009]根據(jù)本發(fā)明構(gòu)思的一方面，提供了一種能夠減小緩沖層的厚度的襯底結(jié)構(gòu)。
[0010]根據(jù)本發(fā)明構(gòu)思的另一方面，提供了一種互補金屬氧化物半導體(CMOS)器件，該CMOS器件包括設置在單個襯底上的η型晶體管層和P型晶體管層。
[0011]根據(jù)本發(fā)明構(gòu)思的另一方面，提供了一種制造在單個襯底上包括η型晶體管層和P型晶體管層的CMOS器件的方法。
[0012]本發(fā)明構(gòu)思的實施例提供了一種襯底結(jié)構(gòu)，該襯底結(jié)構(gòu)包括:襯底；至少一個晶種層，其設置在襯底上并且由包括硼(B)或磷(P)的材料形成；以及位于晶種層上的至少一個緩沖層。
[0013]晶種層可具有包括硼(B)
的至少一層。符號“χ:γ”在本申請中用于指示一種摻雜的材料，其主要包括物質(zhì)“Y”，摻雜有相對少量的物質(zhì)“X”。因此，例如，符號B:Ge是指摻雜有硼的鍺，這是一種與物質(zhì)BGe相比可具有一定程度的不同的化學性質(zhì)和/或結(jié)構(gòu)的材料。
[0014]緩沖層可具有包括鍺(Ge)、SiGe或GeSn的至少一層。
[0015]襯底可為基于硅的襯底。
[0016]襯底可為娃襯底。
[0017]襯底結(jié)構(gòu)還可包括位于至少一個緩沖層上的半導體層，所述半導體層由IV族材料或II1-V族材料形成。
[0018]IV族材料可包括鍺(Ge)。
[0019]II1-V 族材料可包括 InGaAs、InP、InSb、InGaSb, GaSb 和 InAs 中的至少一個。
[0020]晶種層的厚度可在大于Onm至約10nm的范圍內(nèi)。
[0021]緩沖層的厚度可在大于O μπι至約3 μπι的范圍內(nèi)。
[0022]本發(fā)明構(gòu)思的實施例提供了一種CMOS器件，該CMOS器件包括:襯底；至少一個晶種層，其設置在襯底上并由包括硼(B)和/或磷(P)的材料形成；位于晶種層上的至少一個緩沖層；用于第一類型晶體管的第一層，該第一層設置在緩沖層上；用于第二類型晶體管的第二層，該第二層與第一層間隔開并且設置在晶種層、緩沖層或襯底上；以及位于第一層與第二層之間的絕緣層。
[0023]本發(fā)明構(gòu)思的實施例提供了一種制造CMOS器件的方法，所述方法包括步驟:在襯底上形成包括硼(B)和/或磷(P)的晶種層；在晶種層上形成緩沖層；在緩沖層上形成第一類型的晶體管材料層；通過蝕刻第一類型的晶體管材料層來形成第一圖案和用于第一類型的晶體管的第一層；在第一層和第一圖案上形成絕緣層；通過蝕刻絕緣層來形成用于選擇性生長的第二圖案；以及在第二圖案上選擇性地生長用于第二類型的晶體管的第二層。
[0024]在一個方面，該襯底結(jié)構(gòu)包括:襯底；設置在襯底上并且由包括硼(B)和/或磷(P)的材料形成的至少一個晶種層；以及位于晶種層上的至少一個緩沖層。
[0025]在一些實施例中，襯底結(jié)構(gòu)包括晶種層，其具有包括硼(B)、BGe, BSiGe, P、PGe,PSiGe、B:Ge、B:SiGe、P:Ge 或 P:SiGe 的至少一層。
[0026]在一些實施例中，襯底結(jié)構(gòu)包括緩沖層，其具有包括鍺(Ge)、SiGe或GeSn的至少一層。
[0027]在一些實施例中，襯底結(jié)構(gòu)包括襯底，其為娃襯底。
[0028]在一些實施例中，襯底結(jié)構(gòu)還包括位于至少一個緩沖層上的半導體層，所述半導體層由IV族材料或II1-V族材料形成。
[0029]在一些實施例中，襯底結(jié)構(gòu)包括半導體層，其由包括鍺(Ge)的IV族材料形成。
[0030]在一些實施例中，襯底結(jié)構(gòu)包括半導體層，其由包括InGaAs、InP、InSb、InGaSb,GaSb和InAs中的至少一個的II1-V族材料形成。
[0031]在一些實施例中，襯底結(jié)構(gòu)包括厚度在大于Onm至約10nm的范圍內(nèi)的晶種層。
[0032]在一些實施例中，襯底結(jié)構(gòu)包括厚度在大于O μπι至約3 μπι的范圍內(nèi)的緩沖層。
[0033]在一個方面，一種互補金屬氧化物半導體(CMOS)器件包括:襯底；至少一個晶種層，其設置在襯底上并且由包括硼(B)和/或磷(P)的材料形成；位于晶種層上的至少一個緩沖層；用于第一類型晶體管的第一層，所述第一層設置在緩沖層上；用于第二類型晶體管的第二層，所述第二層與第一層間隔開并且設置在晶種層、緩沖層或襯底上；以及位于第一層與第二層之間的絕緣層。
[0034]在一個實施例中，CMOS器件包括晶種層，其具有包括硼⑶、BGe、BSiGe, P、PGe、PSiGe、B:Ge、B:SiGe、P:Ge 或 P:SiGe 的至少一層。
[0035]在一個實施例中，CMOS器件包括緩沖層，其具有包括鍺(Ge) ,SiGe或GeSn的至少一層。
[0036]在一個實施例中，CMOS器件包括襯底，其為硅襯底。
[0037]在一個實施例中，CMOS器件包括厚度在大于Onm至約10nm的范圍內(nèi)的晶種層。
[0038]在一個實施例中，CMOS器件包括厚度在大于O μ m至約3 μ m的范圍內(nèi)的緩沖層。
[0039]在一個實施例中，CMOS器件包括第一層，其包括InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一個。
[0040]在一個實施例中，CMOS器件具有包括鍺(Ge)的第二層。
[0041]在一個實施例中，CMOS器件包括第一類型的晶體管和第二類型的晶體管，第一類型的晶體管包括η型金屬氧化物半導體場效應晶體管(MOSFET)，第二類型的晶體管包括ρ型 MOSFET。
[0042]在一個方面，一種制造CMOS器件的方法，包括以下步驟:在襯底上形成包括硼(B)和/或磷(P)的晶種層；在晶種層上形成緩沖層；在緩沖層上形成第一類型的晶體管材料層；通過蝕刻第一類型的晶體管材料層來形成第一圖案和用于第一類型的晶體管的第一層；在第一層和第一圖案上形成絕緣層；通過蝕刻絕緣層來形成用于選擇性生長的第二圖案；以及在第二圖案上選擇性地生長用于第二類型的晶體管的第二層。
[0043]在一個實施例中，所述方法中的晶種層具有包括硼(B)、BGe、BSiGe、P、PGe、PSiGe、
的至少一層。
【附圖說明】
[0044]通過以下結(jié)合附圖的【具體實施方式】，將更加清楚地理解本發(fā)明構(gòu)思的示例性實施例，其中:
[0045]圖1是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的襯底結(jié)構(gòu)的示意圖；
[0046]圖2是示出圖1所示的襯底結(jié)構(gòu)的晶種層包括多層的示例的示意圖；
[0047]圖3是示出圖2所示的襯底結(jié)構(gòu)的緩沖層包括多層的示例的示意圖；
[0048]圖4是示出圖1所示的襯底結(jié)構(gòu)還包括半導體層的示例的示意圖；
[0049]圖5和圖6是示出用于本發(fā)明構(gòu)思的示例性實施例的襯底結(jié)構(gòu)的示例的示意圖；
[0050]圖7是示出用于與圖4和圖5所示的襯底結(jié)構(gòu)比較的比較例的示意圖；
[0051]圖8是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的互補金屬氧化物半導體(CMOS)器件的示意圖；
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