專(zhuān)利名稱(chēng)：絕緣體上硅薄膜晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及SOI(絕緣體上硅)型薄膜晶體管，它具有改進(jìn)的功耗、高的擊穿電壓和低的導(dǎo)通電阻。
過(guò)去，SOI-LDMOSFET(側(cè)向雙擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)和IGBD(絕緣柵雙極型晶體管)已作為功率晶體管而著稱(chēng)。作為SOI-LDMOSFET的一個(gè)例子，如圖7所示第5,300,448號(hào)美國(guó)專(zhuān)利揭示一種具有線性摻雜分布的高壓薄膜晶體管。該晶體管包括硅襯底10D、在硅襯底上形成的掩埋氧化層20D、在掩埋氧化層上形成的薄硅層30D，以及上氧化層40D。硅層30D具有源區(qū)33D、體區(qū)31D、漏區(qū)32D，以及在其中形成線性摻雜區(qū)35D的漂移區(qū)34D。在上氧化層40D中，具有與漏區(qū)32D接觸的漏極50D、與源區(qū)33D接觸的源極60D，以及由柵氧化層41D從硅層30D上加以隔開(kāi)的柵極70D。
例如，當(dāng)把正電壓加到柵極70D時(shí)，剛好在柵極下面體區(qū)31D的表面附近形成溝道，俾使電子通過(guò)此溝道及線性摻雜區(qū)35D從源區(qū)33D流向漏區(qū)32D，以獲得源和漏區(qū)之間的導(dǎo)通狀態(tài)。另一方面，當(dāng)從柵極70D上移去正電壓或把負(fù)電壓加到柵極時(shí)，則溝道消失，以獲得在源和漏區(qū)之間的截止?fàn)顟B(tài)。
通常，希望這種晶體管顯示出源區(qū)33D和漏區(qū)32D之間高的擊穿電壓，以及低的導(dǎo)通電阻。因?yàn)楣鑼?0D的厚度較薄，所以擊穿電壓傾向于降低。此已有技術(shù)通過(guò)在厚度2000到3000的硅層30D中形成線性摻雜區(qū)35D來(lái)實(shí)現(xiàn)低的導(dǎo)通電阻和高的擊穿電壓。然而，當(dāng)硅層變薄時(shí)，引起漂移區(qū)34D的功耗問(wèn)題，換句話(huà)說(shuō)即熱輻射。這將引起晶體管的熱奔或擊穿。圖2示出當(dāng)硅層變薄時(shí)，熱阻增加。即，它意味著功耗隨硅層變薄而降低。
另一方面，如圖8所示，第5,246,870號(hào)美國(guó)專(zhuān)利則揭示一種高壓薄膜晶體管。該晶體管包括n型或p型導(dǎo)電性的硅襯底10E、在硅襯底上形成的掩埋氧化層20E、在掩埋氧化層上形成的硅層30E，以及上氧化層40E。硅層30E具有n型導(dǎo)電性的源區(qū)33E、p型導(dǎo)電性的體區(qū)31E、n型導(dǎo)電性的漏區(qū)32E，以及具有側(cè)向線性摻雜區(qū)35E的漂移區(qū)34E。硅層30E被絕緣材料的隔離區(qū)80E所包圍。此晶體管也具有與漏區(qū)32E相接觸的漏極50E、與體區(qū)31E和源區(qū)33E兩者相接觸的源極60E，以及由薄的柵氧化層41E從硅層30E上加以隔開(kāi)的柵極70E。此已有技術(shù)通過(guò)在厚度為1000到2000的硅層30E中形成線性摻雜區(qū)35E來(lái)實(shí)現(xiàn)源和漏區(qū)(33E和32E)之間高的擊穿電壓和低的導(dǎo)通電阻。此外，柵極70E具有與其短路的場(chǎng)板71E。由于場(chǎng)板71E覆蓋在線性摻雜區(qū)35E上面，所以漂移區(qū)34E得以很好地保護(hù)而不受外部電場(chǎng)的干擾，并使導(dǎo)通電阻進(jìn)一步減少。
然而，由于硅層30E中線性摻雜區(qū)35E的厚度很薄，所以該晶體管在功耗方面具有與第5,300,448號(hào)美國(guó)專(zhuān)利的晶體管相同的問(wèn)題。
本發(fā)明旨在一種用于改善上述問(wèn)題的SOI(絕緣體上硅)型薄膜晶體管。也即，該晶體管包括在硅襯底上形成的掩埋氧化層、在掩埋氧化層上形成的第一導(dǎo)電類(lèi)型的硅層，以及在硅層上形成的上氧化層。硅層具有第二導(dǎo)電類(lèi)型的體區(qū)、第一導(dǎo)電類(lèi)型的源區(qū)、第一導(dǎo)電類(lèi)型的漏區(qū)，以及在源和漏區(qū)之間形成的第一導(dǎo)電類(lèi)型的漂移區(qū)。在體區(qū)中形成源區(qū)，以與掩埋氧化層相隔開(kāi)。此晶體管也具有與體區(qū)和源區(qū)兩者相接觸的源極、與漏區(qū)接觸的漏極，以及位于源和漏極之間并由薄的氧化層與硅層相隔開(kāi)的柵極。在本發(fā)明中，形成的硅層具有兩種厚度，其中厚度為(T1)的第一部分形成有漂移區(qū)，而厚度為(T2)的第二部分中則形成有到達(dá)掩埋氧化層的體區(qū)。確定厚度(T1)和(T2)，以便滿(mǎn)足以下關(guān)系式0.4μm＜T10.4μm≤T2≤1.5μmT2＜T1具有上述結(jié)構(gòu)的本發(fā)明表現(xiàn)出改進(jìn)的功耗、高的擊穿電壓，以及低的導(dǎo)通電阻，并在晶體管的制作工藝上其備多種優(yōu)點(diǎn)。當(dāng)厚度T1小于0.4μm時(shí)，不足以改善功耗，也即漂移區(qū)的熱輻射。當(dāng)厚度T2小于0.4μm時(shí)，引起在體區(qū)中形成的源區(qū)到達(dá)掩埋氧化層的問(wèn)題，這是因?yàn)橛贸Ｒ?guī)的硅工藝技術(shù)不能把源區(qū)的擴(kuò)散深度抑制在小于大約0.3μm。這降低了晶體管的擊穿電壓。另一方面，當(dāng)厚度T2大于1.5μm時(shí)，很難在硅層中有效地形成體區(qū)。也即，必須在高溫下和/或很長(zhǎng)的時(shí)間內(nèi)進(jìn)行熱處理，以形成體區(qū)。這導(dǎo)致高的芯片制作成本。此外，這樣的熱處理可引起晶體管性質(zhì)的變化。將在以后詳細(xì)描述此晶體管制作工藝中的另外一些優(yōu)點(diǎn)。
第一部分的厚度T1最好是1μm或更大，以進(jìn)一步改善漂移區(qū)的功耗。
在本發(fā)明的較佳實(shí)施例中，在硅層的上表面形成從第二部分向第一部分延伸的斜坡。體區(qū)沿此斜坡從第二部分伸向第一部分。柵極具有一場(chǎng)板，此場(chǎng)板與斜坡平行并由薄氧化層以與斜坡隔開(kāi)的關(guān)系延伸。由于剛好在柵極下面體區(qū)斜坡的附近形成傾斜的溝道，以獲得在源和漏區(qū)之間的導(dǎo)通狀態(tài)，所以此晶體管可提供更低的導(dǎo)通電阻。
在本發(fā)明的另一個(gè)較佳實(shí)施例中，漂移區(qū)形成有線性摻雜區(qū)。特別是柵極最好具有一場(chǎng)板，該場(chǎng)板與柵極短路，且使柵極和場(chǎng)板最好以與硅層隔開(kāi)的關(guān)系沿側(cè)向延伸，而不覆蓋在線性摻雜區(qū)上面。這提供在源和漏區(qū)之間較高的擊穿電壓。
漏區(qū)最好與掩埋氧化層隔開(kāi)。當(dāng)在硅層的第二部分中形成體區(qū)以達(dá)到掩埋氧化層時(shí)，在硅層中形成漏區(qū)，以與掩埋氧化層隔開(kāi)，則可進(jìn)一步增加擊穿電壓。
從以下結(jié)合附圖對(duì)本發(fā)明較佳實(shí)施例所進(jìn)行的描述中，本發(fā)明的這些以及另外的目的和優(yōu)點(diǎn)將變得明顯起來(lái)。


圖1是本發(fā)明第一實(shí)施例薄膜晶體管的剖面圖；圖2示出熱阻和硅層厚度之間的關(guān)系；圖3是厚度(T2)小于0.4μm的一部分硅層的剖面圖；圖4示出用LOCOS方法形成隔離區(qū)的二氧化硅厚度和氧化時(shí)間之間的關(guān)系；在圖5A和5B中，圖5A是本發(fā)明第二實(shí)施例薄膜晶體管的剖面圖，圖5B則示出擊穿電壓V和場(chǎng)板與圖5A中側(cè)向線性摻雜區(qū)之間側(cè)向距離L之間的關(guān)系；圖6是第二實(shí)施例改進(jìn)型的薄膜晶體管的剖面圖；圖7是已有技術(shù)薄膜晶體管的剖面圖；以及圖8是已有技術(shù)薄膜晶體管的剖面圖。
第一實(shí)施例如圖1所示，SOI型薄膜晶體管包括n型硅襯底10、在此硅襯底上形成的掩埋氧化層20、在掩埋氧化層上形成的n型硅層30，以及上氧化層40。硅層30具有p型體區(qū)31、n型漏區(qū)32、n型源區(qū)33，以及n型漂移區(qū)34。漂移區(qū)34在體區(qū)31和漏區(qū)32之間延伸。在體區(qū)31中形成源區(qū)33。在上氧化層40中，具有與漏區(qū)32接觸的漏極50、與體區(qū)31和源區(qū)33兩者相接觸的源極60，以及位于源和漏極之間并由薄的柵氧化層41與硅層30相隔開(kāi)的柵極70。柵極70具有與柵極短路的場(chǎng)板71。硅層30形成有厚度為T(mén)1的第一部分38和厚度為T(mén)2的第二部分36。在此實(shí)施例中，厚度T1和T2分別是1.0μm和0.5μm。漂移區(qū)34在第一部分38中側(cè)向延伸。在第一部分38中也形成漏區(qū)32，以與掩埋氧化層20隔開(kāi)。在第二部分36中形成體區(qū)31和源區(qū)33，俾使體區(qū)到達(dá)掩埋氧化層20，以增加漏和源區(qū)之間的擊穿電壓，而源區(qū)33則與掩埋氧化層20相互隔開(kāi)。
當(dāng)把正電壓加到柵極70時(shí)，則剛好在柵極70下面體區(qū)31的表面附近形成n型溝道，以致有電子從源區(qū)33通過(guò)此溝道和漂移區(qū)34流向漏區(qū)32，以獲得在源和漏區(qū)之間的導(dǎo)通狀態(tài)。另一方面當(dāng)從柵極70上移去正電壓或把負(fù)電壓加到柵極時(shí)，則溝道消失以獲得在源和漏區(qū)之間的截止?fàn)顟B(tài)。
圖2示出熱阻和硅層厚度之間的關(guān)系。它表明熱阻隨硅層30變薄而增加。因此，當(dāng)?shù)谝徊糠?8的厚度T1變薄時(shí)，漂移區(qū)34的功耗減少。當(dāng)厚度T1小于0.4μm時(shí)，有可能引起晶體管的熱奔。在此實(shí)施例中，確定厚度T1為1μm，以改善功耗。當(dāng)厚度T1增加到大于0.4μm時(shí)，漂移區(qū)34的功耗可得以改善。此外，當(dāng)厚度T1增加到大于0.4μm而小于5μm的范圍內(nèi)時(shí)，則晶體管的導(dǎo)通電阻降低。
當(dāng)?shù)诙糠?6的厚度T2小于0.4μm時(shí)，則因用常規(guī)的硅工藝技術(shù)不能把源區(qū)的擴(kuò)散厚度抑制到小于大約0.3μm，而導(dǎo)致在體區(qū)31中形成的源區(qū)33到達(dá)掩埋氧化層20的問(wèn)題。也即，如圖3所示，當(dāng)厚度T2小于0.4μm時(shí)，體區(qū)31被延伸在源極60和掩埋氧化層20之間的源區(qū)33分成與源極60接觸的第一小區(qū)31a，和面對(duì)柵極70的第二小區(qū)31b。在此情形下，由于第二小區(qū)31b保持在電漂浮狀態(tài)，因而使晶體管的擊穿電壓降低。
當(dāng)?shù)诙糠?6的厚度T2大于1.5μm時(shí)，則導(dǎo)致晶體管制作工藝中的以下問(wèn)題。即，晶體管通常具有在第二部分36中向外形成的隔離區(qū)80，用以使硅層30與靠近該晶體管待安裝的器件在電學(xué)上相互絕緣。可用LOCOS(硅的局部氧化)方法形成隔離區(qū)80。LOCOS包括以下步驟在硅襯底上沿預(yù)定的構(gòu)圖形成氮化硅薄膜，然后在氧化氣氛中對(duì)硅襯底進(jìn)行熱處理。由于熱處理期間氧原子不能通過(guò)氮化硅薄膜擴(kuò)散進(jìn)入硅襯底，故硅襯底的裸露硅表面得以選擇性地氧化。當(dāng)用LOCOS方法形成隔離區(qū)80時(shí)，在靠近隔離區(qū)的厚度為T(mén)2的硅層30上進(jìn)行硅的氧化。因此，當(dāng)厚度T2增加時(shí)，需較長(zhǎng)的氧化時(shí)間形成隔離區(qū)80。例如，圖4示出用LOCOS方法形成隔離區(qū)的二氧化硅的厚度與氧化時(shí)間之間的關(guān)系，這是在1100℃的氧化溫度下測(cè)量的。它表示二氧化硅的厚度隨氧化時(shí)間的延長(zhǎng)而逐漸增加，并在大約1.5μm處飽和。由此關(guān)系，可以理解，在LOCOS方法采用的1100℃的標(biāo)準(zhǔn)氧化溫度下形成厚度大于1.5μm的隔離區(qū)是困難的。因此，第二部分36的厚度T2確定為1.5μm或更小，以有效且容易地形成靠近硅層30的隔離區(qū)80。
此外，在氧化處理期間逐漸氧化LOCOS方法中所使用的氮化硅薄膜。因此，當(dāng)隔離區(qū)的厚度增加時(shí)，為了防止氮化硅薄膜正下方硅的氧化需要較厚的氮化硅薄膜。然而，產(chǎn)生的問(wèn)題是形成厚的氮化硅薄膜要花費(fèi)很長(zhǎng)的淀積時(shí)間，且由于厚氮化硅薄膜的內(nèi)部應(yīng)力較大可引起厚氮化硅薄膜的開(kāi)裂或SOI大圓片的翹曲。因此，第二部分36的厚度T2確定為1.5μm或更小，以防止產(chǎn)生這些問(wèn)題。
此外，當(dāng)用LOCOS方法形成隔離區(qū)時(shí)，剛好位于氮化硅薄膜周邊部分以下的硅層傾向于被局部氧化。通常稱(chēng)此硅層的氧化區(qū)為“鳥(niǎo)嘴”。鳥(niǎo)嘴區(qū)隨隔離區(qū)厚度的增加而擴(kuò)大。在擴(kuò)大的鳥(niǎo)嘴區(qū)中發(fā)生的應(yīng)力集中或晶格缺陷將對(duì)晶體管的性質(zhì)產(chǎn)生壞的影響。在本發(fā)明中，確定第二部分36的厚度T2為1.5μm或更小，以控制鳥(niǎo)嘴區(qū)的形成為最小。
此外，由于在硅層30的第二部分36中形成的體區(qū)31至掩埋氧化層20，所以當(dāng)厚度T2大于1.5μm時(shí)，必須在較高的溫度下和/或在較長(zhǎng)的時(shí)間內(nèi)進(jìn)行熱處理，以形成體區(qū)31。再此，這樣的熱處理有可能引起晶體管性質(zhì)的改變。因此，為了有效而穩(wěn)定地在硅層30中形成體區(qū)31，把第二部分36的厚度T2確定為1.5μm或更小。
總之，由于硅層30形成有厚度T1大于0.4μm的第一部分38，以及厚度T2確定為0.4μm到1.5μm且小于厚度T1的范圍內(nèi)的第二部分36，故此晶體管可提供以下優(yōu)點(diǎn)(1)在第一部分38中形成的漂移區(qū)34表現(xiàn)出改進(jìn)的功耗、高的擊穿電壓，以及低的導(dǎo)通電阻；(2)可通過(guò)較低溫度下較短時(shí)間的熱處理，在第二部分36中有效而容易地形成體區(qū)31至掩埋氧化層20。
(3)在LOCOS方法中無(wú)需用厚的氮化硅薄膜可靠近第二部分36容易地形成隔離區(qū)80，而與此同時(shí)把鳥(niǎo)嘴區(qū)控制到最小。
第二實(shí)施例如圖5A所示，除了以下的特點(diǎn)外，第二實(shí)施例的SOI型薄膜晶體管的結(jié)構(gòu)基本上與第一實(shí)施例中的晶體管相同。因此，不必對(duì)共同的部分和操作進(jìn)行重復(fù)的描述。相似的部分由具有后綴字母“A”的相似標(biāo)號(hào)表示。
在厚度T1為1.0μm的第一部分38A中形成n型漂移區(qū)34A。漂移區(qū)34A具有沿第一部分38A的側(cè)向延伸的線性摻雜區(qū)35A。摻雜區(qū)35A的摻雜濃度沿從p型體區(qū)31A向n型漏區(qū)32A的方向逐漸增加?？捎玫?,300,448號(hào)美國(guó)專(zhuān)利中描述的方法形成摻雜區(qū)35A。在上氧化層40A中形成柵極70A，它具有與其短路的場(chǎng)板71A。如圖5A所示，上氧化層40A的柵極70A和場(chǎng)板71A以與硅層30A隔開(kāi)的關(guān)系側(cè)向延伸，且不覆蓋在摻雜區(qū)35A上面。圖5B中示出擊穿電壓V和介于摻雜區(qū)35A與具有場(chǎng)板71A的柵極70A之間的側(cè)向距離L之間的關(guān)系。當(dāng)用一負(fù)值表示距離L時(shí)，它意味著柵極70A和場(chǎng)板71A兩者都以距離L從摻雜區(qū)35A側(cè)向位移。在負(fù)的距離L內(nèi)，擊穿電壓保持在大約450V。另一方面，當(dāng)用一正值表示距離L時(shí)，則意味著柵極70A和場(chǎng)板71A中的至少一個(gè)以距離L覆蓋在摻雜區(qū)35A上面。圖5B示出當(dāng)正的距離L增加時(shí)擊穿電壓快速降低。因此，當(dāng)在漂移區(qū)34A中形成摻雜區(qū)35A時(shí)，上氧化層40A的柵極70A和場(chǎng)板71A兩者最好都側(cè)向延伸而不覆蓋在摻雜區(qū)35A上面。
硅層30A在其上表面形成有從厚度T2為0.5μm的第二部分36向具有厚度T1的第一部分38A延伸的斜坡。體區(qū)31A沿斜坡37A從第二部分36A伸向第一部分38A，并到達(dá)掩埋氧化層20A。場(chǎng)板71A隨斜坡37A平行地延伸，并由薄的氧化層41A與體區(qū)31A相隔開(kāi)。當(dāng)對(duì)柵極70A施加以正電壓時(shí)，則在體區(qū)31A的表面附近沿斜坡37A形成傾斜的溝道，致使電子通過(guò)此傾斜的溝道和摻雜區(qū)35A從n型源區(qū)33A流向漏區(qū)32A，以獲得在源和漏區(qū)之間的導(dǎo)通狀態(tài)。傾斜的溝道使晶體管的導(dǎo)通電阻減少。此外，當(dāng)在硅層30A中形成31A至掩埋氧化層20A，而漏區(qū)32A在硅層30A中延伸，以與掩埋氧化層20A相隔開(kāi)，則可進(jìn)一步增加源和漏區(qū)之間的擊穿電壓。
作為第二實(shí)施例的改進(jìn)，如圖6所示，在硅層30B的具有厚度T2為0.8μm的第二部分可側(cè)向并向外形成具有厚度T3為0.5μm的第三部分39B。除了以下特點(diǎn)外，此改進(jìn)的薄膜晶體管的結(jié)構(gòu)與第二實(shí)施例中晶體管的結(jié)構(gòu)基本上相同。因此，不必對(duì)共同的部分和操作進(jìn)行描述。相似的部分由具有后綴字母“B”的相似標(biāo)號(hào)來(lái)表示。
在硅層30B的具有厚度T1為1.4μm的第一部分38B中形成n型漂移區(qū)34B、側(cè)向線性摻雜區(qū)35B，以及n型漏區(qū)32B。在第二部分36B中形成p型體區(qū)31B。在此改進(jìn)中，由于在靠近具有厚度T3小于厚度T2的第三部分39B處形成隔離區(qū)80B，故有可能增強(qiáng)用LOCOS方法形成隔離區(qū)80B。
在上述實(shí)施例中，使用通過(guò)打磨和拋光經(jīng)鍵合的SOI襯底獲得的SOI襯底。然而，替代SOI襯底，可以使用以SIMOX(由注入氧分離)、BE(經(jīng)鍵合和刻蝕)形成的SOI襯底、通過(guò)在絕緣襯底上外延生長(zhǎng)單晶硅而形成的S0I襯底，或者由靈巧切割(Smart Cut)技術(shù)形成的SOI襯底。
權(quán)利要求
1.一種絕緣體上的硅型薄膜晶體管，其特征在于包括在半導(dǎo)體襯底上形成的掩埋氧化層；在所述掩埋氧化層上形成的第一導(dǎo)電類(lèi)型的硅層，所述硅層具有第二導(dǎo)電類(lèi)型的體區(qū)、所述第一導(dǎo)電類(lèi)型的源區(qū)、所述第一導(dǎo)電類(lèi)型的漏區(qū)，以及在所述源和漏區(qū)之間形成的所述第一導(dǎo)電類(lèi)型的漂移區(qū)，在所述體區(qū)中形成所述源區(qū)，以與所述掩埋氧化層相隔開(kāi)；在所述硅層上形成上氧化層；與所述體區(qū)和所述源區(qū)兩者相接觸的源極；與所述漏區(qū)接觸的漏極；以及位于所述源和漏極之間并由薄的氧化層與所述硅層相隔開(kāi)的柵極；其中所述硅層形成有在其內(nèi)形成漂移區(qū)且厚度為(T1)的第一部分，以及在其內(nèi)形成到達(dá)所述掩埋氧化層的所述體區(qū)且厚度為(T2)的第二部分，以及其中所述的厚度(T1)和(T2)，為此加以確定，俾使?jié)M足以下關(guān)系式0.4μm＜T10.4μm≤T2≤1.5μmT2＜T1。
2.如權(quán)利要求1所述的薄膜晶體管，其特征在于所述第一和第二導(dǎo)電類(lèi)型分別是n型和p型。
3.如權(quán)利要求1所述的薄膜晶體管，其特征在于所述漂移區(qū)形成有側(cè)向的線性摻雜區(qū)。
4.如權(quán)利要求3所述的薄膜晶體管，其特征在于所述柵極具有與所述柵極短路的場(chǎng)板，其中所述柵極和場(chǎng)板以與硅層隔開(kāi)的關(guān)系沿側(cè)向延伸，而不覆蓋在所述線性摻雜區(qū)上面。
5.如權(quán)利要求1所述的薄膜晶體管，其特征在于所述厚度(T1)是1μm或更大。
6.如權(quán)利要求1所述的薄膜晶體管，其特征在于在所述硅層的上表面形成從所述第二部分向所述第一部分延伸的斜坡，所述體區(qū)沿所述斜坡從所述第二部分伸向所述第一部分，所述柵極具有一場(chǎng)板，它與所述斜坡平行并以由所述薄氧化層與所述斜坡隔開(kāi)的關(guān)系延伸。
7.如權(quán)利要求1所述的薄膜晶體管，其特征在于在所述硅層中形成所述漏區(qū)，以與所述掩埋氧化層相隔開(kāi)。
全文摘要
一種SOI(絕緣體上硅)型薄膜晶體管，包括掩埋氧化層、第一導(dǎo)電類(lèi)型的硅層，以及上氧化層。硅層具有第二導(dǎo)電類(lèi)型的體區(qū)、第一導(dǎo)電類(lèi)型的源區(qū)、漏區(qū)以及漂移區(qū)。硅層形成有在其中形成摻雜區(qū)且厚度為T(mén)1的第一部分，以及在其中形成到達(dá)掩埋氧化層的體區(qū)且厚度為T(mén)2的第二部分。確定厚度T1和T2，以便滿(mǎn)足以下關(guān)系式0.4μm＜T1；0.4μm≤T2≤1.5μm；以及T2＜T1。此晶體管顯示出改進(jìn)的功耗、高的擊穿電壓和低的導(dǎo)通電阻，同時(shí)也具備制作工藝方法的優(yōu)點(diǎn)。
文檔編號(hào)H01L29/02GK1158009SQ9612289
公開(kāi)日1997年8月27日 申請(qǐng)日期1996年10月30日 優(yōu)先權(quán)日1996年1月26日
發(fā)明者鈴木裕二, 高野仁路, 鈴村正彥, 早崎嘉城, 岸田貴司, 白井良史 申請(qǐng)人:松下電工株式會(huì)社