本發(fā)明涉及半導體制造技術(shù)領(lǐng)域，尤其涉及一種垂直晶體管及其制備方法。

背景技術(shù)：

作為第三代半導體材料的典型代表寬禁帶半導體，氮化鎵(GaN)具有許多硅(Si)材料所不具備的優(yōu)異性能，GaN是高頻、高壓、高溫和大功率應(yīng)用的優(yōu)良半導體材料，在民用和軍事領(lǐng)域具有廣闊的應(yīng)用前景。隨著GaN技術(shù)的進步，特別是大直徑硅基GaN外延技術(shù)的逐步成熟并商用化GaN功率半導體技術(shù)有望成為高性能低成功率技術(shù)解決方案，從而GaN的功率器件受到國際著名半導體廠商和研究單位的關(guān)注。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于，提供一種垂直晶體管及其制備方法，垂直晶體管為GaN的無結(jié)晶體管，減小晶體管的功耗。

為解決上述技術(shù)問題，本發(fā)明一種垂直晶體管，包括：

第一表面和與所述第一表面相對的第二表面；

具有第一摻雜類型的漂移區(qū)域，所述漂移區(qū)域位于所述第一表面和所述第二表面之間；

至少一個具有所述第一摻雜類型的源區(qū)，所述源區(qū)位于所述漂移區(qū)域和所述第一表面之間，相鄰的所述源區(qū)之間設(shè)置有第一介質(zhì)層；

至少一個具有所述第一摻雜類型的漏區(qū)，所述漏區(qū)位于所述漂移區(qū)域和所述第二表面之間，相鄰的所述漏區(qū)之間設(shè)置有柵極，所述柵極包括柵電極以及位于所述柵電極與所述漂移區(qū)域之間的柵介質(zhì)層，所述柵電極與所述第二表面之間設(shè)置有第二介質(zhì)層。

可選的，還包括位于所述第一表面上的源電極以及位于所述第二表面上的 漏電極。

可選的，所述第一摻雜類型為N型。

可選的，所述漂移區(qū)域為N型摻雜的GaN，厚度為2μm～50μm。

可選的，所述源區(qū)為N型重摻雜的GaN，所述漏區(qū)為N型重摻雜的GaN。

可選的，所述柵電極為Ti、TiN、Ta、TaN、W、Al、Cu、Ag、Ni、Au、Cr、多晶硅中的一種。

可選的，所述柵介質(zhì)層為氧化硅，所述柵介質(zhì)層的厚度為2nm～50nm。

可選的，所述第一介質(zhì)層為氧化硅、氮氧化硅或氮化硅中的一種，所述第一介質(zhì)層的厚度為20nm～100nm。。

可選的，所述第二介質(zhì)層為氧化硅、氮氧化硅或氮化硅中的一種，所述第二介質(zhì)層的厚度為20nm～100nm。

相應(yīng)的，本發(fā)明還提供一種垂直晶體管的制備方法，包括：

提供一圖形化的半導體襯底；

在部分所述圖形化的半導體襯底上形成第一介質(zhì)層，在剩余的部分所述圖形化的半導體襯底上形成源區(qū)，所述源區(qū)具有第一摻雜類型；

形成漂移層和漏區(qū)膜層，所述漂移層覆蓋所述第一介質(zhì)層和所述漏區(qū)，所述漏區(qū)膜層覆蓋所述漂移層，所述漂移層和漏區(qū)膜層具有所述第一摻雜類型；

刻蝕所述漏區(qū)膜層和所述漂移層形成溝槽，所述溝槽暴露所述漂移層，剩余的所述漂移層形成漂移區(qū)域，剩余的所述漏區(qū)膜層形成漏區(qū)；

形成柵介質(zhì)層和柵電極，柵介質(zhì)層覆蓋所述溝槽的底壁和側(cè)壁，所述柵電極覆蓋所述柵介質(zhì)層并填充部分所述溝槽；

形成第二介質(zhì)層，所述第二介質(zhì)層覆蓋所述柵電極，并填充剩余的部分所述溝槽。

可選的，形成所述柵介質(zhì)層和所示柵電極的步驟包括：

形成介質(zhì)膜層和電極膜層，介質(zhì)膜層覆蓋所述溝槽的底壁和側(cè)壁以及所述漏區(qū)，所述電極膜層覆蓋所述介質(zhì)膜層；

平坦化所述電極膜層，所述電極膜層與所述介質(zhì)膜層平齊；

刻蝕所述介質(zhì)膜層形成柵介質(zhì)層，所述柵介質(zhì)層暴露出所述漏區(qū)；

去除部分所述電極膜層形成所述柵電極。

可選的，還包括：

形成漏電極，所述漏電極覆蓋所述第二介質(zhì)層、所述柵介質(zhì)層以及所述漏區(qū)；

去除所述圖形化的半導體襯底；

形成源電極，所述源電極覆蓋所述第一介質(zhì)層以及所述源區(qū)。

可選的，所述圖形化的半導體襯底的表面具有半球形或多邊形的圖形。

本發(fā)明提供的垂直晶體管，包括源區(qū)、漂移區(qū)域、漏區(qū)、柵極，其中，源區(qū)、漏區(qū)以及漂移區(qū)域均具有第一摻雜類型，使得該晶體管為無結(jié)型晶體管，從而減小晶體管的功耗。并且，在柵極上施加電壓，控制漂移區(qū)域中的載流子通過柵極之間的耗盡區(qū)，從而控制晶體管的開關(guān)。

附圖說明

圖1為本發(fā)明一實施例中垂直晶體管的剖面結(jié)構(gòu)示意圖；

圖2為本發(fā)明一實施例中制備垂直晶體管的方法流程圖；

圖3為本發(fā)明一實施例中圖形化的半導體襯底的剖面結(jié)構(gòu)示意圖；

圖4為本發(fā)明一實施例中第一介質(zhì)層和源區(qū)的剖面結(jié)構(gòu)示意圖；

圖5為本發(fā)明一實施例中形成漂移層和漏區(qū)膜層的結(jié)構(gòu)示意圖；

圖6為本發(fā)明一實施例中溝槽的結(jié)構(gòu)示意圖；

圖7為本發(fā)明一實施例中形成介質(zhì)膜層和電極膜層的結(jié)構(gòu)示意圖；

圖8為本發(fā)明一實施例中平坦化電極膜層的結(jié)構(gòu)示意圖；

圖9為本發(fā)明一實施例中形成柵介質(zhì)層的結(jié)構(gòu)示意圖；

圖10為本發(fā)明一實施例中形成柵電極的結(jié)構(gòu)示意圖；

圖11為本發(fā)明一實施例中形成第二介質(zhì)層的結(jié)構(gòu)示意圖；‘

圖12為本發(fā)明一實施例中形成漏電極的結(jié)構(gòu)示意圖；

圖13為本發(fā)明一實施例中垂直晶體管關(guān)斷的結(jié)構(gòu)示意圖；

圖14為本發(fā)明一實施例中垂直晶體管導通的結(jié)構(gòu)示意圖。

具體實施方式

下面將結(jié)合示意圖對本發(fā)明的垂直晶體管及其制備方法進行更詳細的描 述，其中表示了本發(fā)明的優(yōu)選實施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當被理解為對于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對本發(fā)明的限制。

本發(fā)明的核心思想在于，提供一種垂直晶體管，包括：第一表面和與所述第一表面相對的第二表面；具有第一摻雜類型的漂移區(qū)域，所述漂移區(qū)域位于所述第一表面和所述第二表面之間；至少一個具有所述第一摻雜類型的源區(qū)，所述源區(qū)位于所述漂移區(qū)域和所述第一表面之間，相鄰的所述源區(qū)之間設(shè)置有第一介質(zhì)層；至少一個具有所述第一摻雜類型的漏區(qū)，所述漏區(qū)位于所述漂移區(qū)域和所述第二表面之間，相鄰的所述漏區(qū)之間設(shè)置有柵極，所述柵極包括柵電極以及位于所述柵電極與所述漂移區(qū)域之間的柵介質(zhì)層，所述柵電極與所述第二表面之間設(shè)置有第二介質(zhì)層。本發(fā)明中，源區(qū)、漏區(qū)以及漂移區(qū)域均具有第一摻雜類型，使得該晶體管為無結(jié)型晶體管，從而減小晶體管的功耗。

下文結(jié)合附圖對本發(fā)明的垂直晶體管及其制備方法進行描述。

參考圖1所示，圖1為垂直晶體管200的剖面結(jié)構(gòu)示意圖，垂直晶體管200包括：

第一表面201和與所述第一表面202相對的第二表面202。

漂移區(qū)域230，所述漂移區(qū)域230位于所述第一表面201和所述第二表面202之間，漂移區(qū)域230具有第一摻雜類型，所述第一摻雜類型為N型。例如，所述漂移區(qū)域230為N型摻雜的GaN，漂移區(qū)域230的厚度為2μm～50μm。

至少一個源區(qū)220，所述源區(qū)220位于所述漂移區(qū)域230和所述第一表面201之間，源區(qū)220具有所述第一摻雜類型，則所述源區(qū)220為N型重摻雜的GaN，源區(qū)220的厚度為10nm～50nm。并且，相鄰的所述源區(qū)220之間設(shè)置有第一介質(zhì)層210，第一介質(zhì)層210用于將源區(qū)220隔離開來，第一介質(zhì)層210為氧化硅、氮氧化硅或氮化硅中的一種，第一介質(zhì)層210的厚度為20nm～100nm。

至少一個漏區(qū)240，所述漏區(qū)240位于所述漂移區(qū)域230和所述第二表面202之間，漏區(qū)240具有所述第一摻雜類型，則所述漏區(qū)240為N型重摻雜的GaN，漏區(qū)240的厚度為10nm～50nm。相鄰的所述漏區(qū)240之間設(shè)置有柵極300，所述柵極300包括柵電極260以及位于所述柵電極260與所述漂移區(qū)域230之間的柵介質(zhì)層250，所述柵介質(zhì)層250為氧化硅，所述柵介質(zhì)層250的厚度為 2nm～50nm，所述柵電極260為Ti、TiN、Ta、TaN、W、Al、Cu、Ag、Ni、Au、Cr、多晶硅中的一種。此外，所述柵電極260與所述第二表面202之間設(shè)置有第二介質(zhì)層270，第二介質(zhì)層270用于實現(xiàn)柵電極260與漏電極之間的電性絕緣，所述第二介質(zhì)層270為氧化硅、氮氧化硅或氮化硅中的一種，第二介質(zhì)層270的厚度為20nm～100nm。

此外，垂直晶體管還包括位于所述第一表面201上的源電極290以及位于所述第二表面202上的漏電極280。源電極290為Ti、Ni、Al、Au中的一種，源電極290的厚度為50nm～200nm，漏電極280為Ti、Ni、Al、Au中的一種，漏電極280的厚度為50nm～200nm。

相應(yīng)的，本發(fā)明還提供一種垂直晶體管的制備方法，圖2為垂直晶體管的制備流程圖，圖3～圖12為各步驟中的結(jié)構(gòu)示意圖，其制備過程包括如下步驟：

執(zhí)行步驟S1，參考圖3所示，提供一圖形化的半導體襯底100，所述圖形化的半導體襯底100的表面具有半球形或多邊形的圖形。在本實施例中，在表面平坦的半導體襯底上形成圖案陣列，例如，聚苯乙烯小球陣列，接著以圖案陣列為掩膜刻蝕半導體襯底，形成圖形化的半導體襯底。在本實施例中，半導體襯底100為硅襯底、鍺襯底或鍺硅襯底，優(yōu)選為硅襯底?？梢岳斫獾氖?，由于IV材料與III-V化合物之間晶格不匹配，在圖形化的半導體襯底100上形成III-V化合物會引入缺陷，然而，在半導體襯底表面形成圖形，可以減少由于晶格失配引起的缺陷。

執(zhí)行步驟S2，參考圖4所示，在部分所述圖形化的半導體襯底100上形成第一介質(zhì)層210，在剩余的部分所述圖形化的半導體襯底100上形成源區(qū)220，本實施例中，所述源區(qū)220具有第一摻雜類型，例如，源區(qū)220為N型重摻雜的GaN，源區(qū)220的厚度為10nm～50nm。第一介質(zhì)層210為氧化硅、氮氧化硅或氮化硅中的一種，第一介質(zhì)層210的厚度為20nm～100nm，第一介質(zhì)層210用于將源區(qū)220隔離開來。

執(zhí)行步驟S3，參考圖5所示，形成漂移層231和漏區(qū)膜層241，所述漂移層231覆蓋所述第一介質(zhì)層210和所述源區(qū)220，所述漏區(qū)膜層241覆蓋所述漂移層231。本實施例中，漂移層231具有第一摻雜類型，漂移層231為N型摻雜的GaN，漂移層231的厚度為2μm～50μm，同樣的，漏區(qū)膜層241具有第一 摻雜類型，漏區(qū)膜層241為N型重摻雜的GaN。

執(zhí)行步驟S4，參考圖6所示，刻蝕所述漏區(qū)膜層241和所述漂移層231形成溝槽310，所述溝槽310暴露所述漂移層241，剩余的所述漂移層231形成漂移區(qū)域230，剩余的所述漏區(qū)膜層241形成漏區(qū)240，本實施例中，形成的漏區(qū)240的厚度為10nm～50nm。

執(zhí)行步驟S5，參考圖7～10所示，形成柵介質(zhì)層250和柵電極260，柵介質(zhì)層250覆蓋所述溝槽310的底壁和側(cè)壁，所述柵電極260覆蓋所述柵介質(zhì)層250并填充部分所述溝槽310。本實施例中，形成柵介質(zhì)層250和柵電極260的步驟具體包括：

參考圖7所示，形成介質(zhì)膜層251和電極膜層261，介質(zhì)膜層251覆蓋所述溝槽310的底壁和側(cè)壁以及所述漏區(qū)240，所述電極膜層261覆蓋所述介質(zhì)膜層251；

參考圖8所示，平坦化所述電極膜層261，使得所述電極膜層261與所述介質(zhì)膜層251平齊；

參考圖9所示，刻蝕所述介質(zhì)膜層251，剩余的介質(zhì)膜層251形成柵介質(zhì)層250，并且，所述柵介質(zhì)層250暴露出所述漏區(qū)240，本實施例中，所述柵介質(zhì)層250為氧化硅，所述柵介質(zhì)層250的厚度為2nm～50nm；

參考圖10所示，刻蝕所述電極膜層261，去除部分所述電極膜層261，剩余的電極膜層261形成柵電極260，從而柵介質(zhì)層160和柵電極250形成垂直晶體管的柵極300。本實施例中，所述柵電極260為Ti、TiN、Ta、TaN、W、Al、Cu、Ag、Ni、Au、Cr、多晶硅中的一種

執(zhí)行步驟S6，參考圖11所示，形成第二介質(zhì)層270，所述第二介質(zhì)層270覆蓋所述柵電極260，第二介質(zhì)層270用于將柵電極250與漏電極隔離。本實施例中，所述第二介質(zhì)層270為氧化硅、氮氧化硅或氮化硅中的一種，第二介質(zhì)層270的厚度為20nm～100nm。

參考圖12所示，垂直晶體管的制備方法中還包括：形成漏電極280，所述漏電極280覆蓋所述第二介質(zhì)層270、所述柵介質(zhì)層250以及所述漏區(qū)240，漏電極280為Ti、Ni、Al、Au中的一種，漏電極280的厚度為50nm～200nm；去除所述圖形化的半導體襯底100；形成源電極290，所述源電極290覆蓋所述第 一介質(zhì)層210以及所述源區(qū)220，源電極290為Ti、Ni、Al、Au中的一種，源電極290的厚度為50nm～200nm，從而形成圖1中所示的垂直晶體管200。。其中，第一介質(zhì)層210和源區(qū)220共同形成垂直晶體管的第一表面201，第二介質(zhì)層270、柵介質(zhì)層260以及漏區(qū)240共同形成垂直晶體管的第二表面202，并且，由于第一表面201在圖形化的半導體襯底100上制備而成的，第一表面201為平坦的結(jié)構(gòu)。然而，本領(lǐng)域技術(shù)人員可以理解的是，在去除圖形化的半導體襯底100之后，先進行化學機械拋光，形成平坦的第一表面，再在第一表面上形成源電極，將源區(qū)引出。

本發(fā)明中的垂直晶體管中源區(qū)220、漂移區(qū)域230以及漏區(qū)240均具有第一摻雜類型，為N型摻雜的GaN，該晶體管為無結(jié)型晶體管，從而可以減小晶體管的功耗。并且，由于柵電極260與漂移區(qū)域230之間形成金屬-氧化物-半導體接觸，由于GaN與金屬之間的功函數(shù)差，使得柵介質(zhì)層250之間形成耗盡區(qū)，當耗盡區(qū)貫穿柵介質(zhì)層250之間的區(qū)域時，載流子將不能通過，然而通過在柵極上加上某一電壓時，使得載流子剛好能通過柵介質(zhì)層250之間的區(qū)域，該電壓即為垂直晶體管的閾值電壓Vt，從而本發(fā)明的垂直晶體管可以通過控制柵極上的電壓值控制晶體管的開關(guān)。

參考圖13所示，當柵電極260上不加電壓或電壓Vg小于垂直晶體管的閾值電壓Vt時，在源電極290上加上電壓后，源區(qū)220中形成載流子，載流子從源區(qū)220經(jīng)過漂移區(qū)域230中到漏區(qū)240，載流子將在柵介質(zhì)層250之間的區(qū)域(圖13中的虛線區(qū)域)完全耗盡，使得垂直晶體管關(guān)斷。參考圖14所示，在柵電極260上加上電壓Vg時，Vg大于垂直晶體管導通的閾值電壓Vt，載流子的耗盡區(qū)(圖14中虛線區(qū)域)減小，使得載流子得以通過柵介質(zhì)層250之間的區(qū)域到達漏區(qū)240，從而垂直晶體管導通。

綜上所述，本發(fā)明的垂直晶體管中，包括漂移區(qū)域、源區(qū)、漏區(qū)以及柵極，漂移區(qū)域、源區(qū)、漏區(qū)均具有第一摻雜類型，使得垂直晶體管為無結(jié)型晶體管，減小晶體管的功耗。

顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利。