雙端存儲器的通態(tài)電流的控制的制作方法
【專利摘要】本發(fā)明提供了包括雙端存儲部分的存儲器器件的制造、構(gòu)建和/或組裝。該雙端存儲器器件的制造，結(jié)合在更大可能范圍上對通態(tài)電流的精確調(diào)整，能夠提供增強的能力。
【專利說明】雙端存儲器的通態(tài)電流的控制
[0001]相關(guān)申請案的交叉引用
[0002]本發(fā)明要求于2013年3月14日提交的美國申請案N0.61/785，945的優(yōu)先權(quán)益并且是該案的非臨時申請。此案以引用的方式全文并入本文中。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明總體涉及半導(dǎo)體制造，且更具體來說涉及在諸如互補金屬氧化物半導(dǎo)體(CMOS)的襯底上形成的雙端存儲器，具有對通過在該雙端存儲器中所包括的電阻層的通態(tài)(例如，被編程狀態(tài))電流進行控制的機制。

【背景技術(shù)】
[0004]本發(fā)明的發(fā)明人認識到，電阻型隨機存取存儲器(RRAM)器件較之于相競爭的存儲器技術(shù)具有若干優(yōu)勢。因此，在互補金屬氧化物半導(dǎo)體(CMOS)上形成基于RRAM的存儲器器件尤其具有優(yōu)勢。但是，為了在CMOS架構(gòu)上構(gòu)建RRAM器件，該RRAM器件一般需要結(jié)合相對低溫的工藝來構(gòu)建，這樣會對該RRAM的構(gòu)建帶來一些問題。
[0005]在構(gòu)建此類RRAM器件時，發(fā)明人所面臨的一個難題是，在該器件處于通態(tài)(on-state)是如何對通過該RRAM器件的電流進行控制。發(fā)明人所考慮的一些方法傾向于在該RRAM中包括正型或P型半導(dǎo)體材料來作為電阻層來控制該通態(tài)電流。此電阻層可以由非晶相的硅或硅鍺來構(gòu)建。有時，相對于多晶相，優(yōu)選非晶相，這是因為非晶材料的擊穿電壓高于多晶材料的擊穿電壓。因而，發(fā)明人認識到，非晶材料能夠保持較大的電壓，因此可以提供更為可靠的RRAM器件操作。
[0006]遺憾地，由于此類非晶材料所涉及的相對較低的電子遷移率，很難對非晶材料的電阻進行調(diào)整。因此，也很難對通過該RRAM器件的電流進行控制。
[0007]有鑒于此，期望在沒有上述缺陷的情況下控制電阻型隨機存取存儲器的通態(tài)電流的方法和裝置。


【發(fā)明內(nèi)容】

[0008]以下內(nèi)容提供的是本發(fā)明的簡要概覽，以提供本發(fā)明的一些方面的基本理解。該概覽并非是對本發(fā)明的總體概覽。既不是為了描述本發(fā)明的關(guān)鍵或重要元件，也不是為了描述本發(fā)明的任何具體實施例的范圍，也不是為了描述權(quán)利要求的任何范圍。其目的是以簡要形式來呈現(xiàn)本發(fā)明的一些概念來作為對下面將要進行的詳細描述的前序。
[0009]本發(fā)明所描述的裝置涉及包括在襯底層上的雙端存儲層的存儲器器件。例如，該襯底層可以是金屬氧化物半導(dǎo)體(CMOS)層(例如，在內(nèi)部或上面形成了一個或多個CMOS器件的半導(dǎo)體材料)，并且該雙端層可以是電阻型隨機存取存儲器(RRAM)層。該雙端層可以包括活性金屬層、電阻型開關(guān)材料層(RSML)、電阻層以及歐姆接觸層。該電阻層可以包括位于非晶相的第二半導(dǎo)體材料之上的多晶相的第一半導(dǎo)體材料。
[0010]本文所描述的系統(tǒng)涉及根據(jù)所需的通態(tài)電流來制造電阻層。例如，制造組件可以促成包括襯底層和雙端存儲層的存儲器器件的制造。接收組件可以接收與在該雙端存儲層中所包括的電阻層的目標通態(tài)電阻相關(guān)聯(lián)的電阻數(shù)據(jù)。計算組件可以根據(jù)該電阻數(shù)據(jù)來確定該電阻層的目標厚度。
[0011]本發(fā)明所公開的方法涉及例如通過包括處理器的系統(tǒng)來制造具有雙端存儲部分的存儲器器件，該雙端存儲部分具有用于調(diào)整通態(tài)電流的復(fù)合電阻層。此方法可以通過下述方式來完成:促成在襯底層上該雙端存儲層的形成，以及促成在該雙端存儲層中包括活性金屬層、RSML、電阻層以及歐姆接觸層。該電阻層可以通過下述方式來制造:促成包括多晶相的第一半導(dǎo)體材料層(例如，歐姆接觸層)以及促成包括非晶相的第二半導(dǎo)體材料層(例如，電阻型接觸層)。
[0012]以下描述和附圖闡述本發(fā)明的某些說明性方面。但是，這些方面指示的是可以應(yīng)用本發(fā)明原理的諸多方式中的若干種。通過結(jié)合附圖，本發(fā)明的其他優(yōu)勢和新穎特征從以下本發(fā)明的詳細描述中將一目了然。

【專利附圖】

【附圖說明】
[0013]通過考慮以下詳細描述，結(jié)合附圖，本發(fā)明的眾多方面、實施例和優(yōu)勢將一目了然，在全文中相似的附圖標記指代相似的部分。在本說明書中，闡述中眾多特定細節(jié)以提供對于本發(fā)明的透徹理解。但是，應(yīng)理解，本發(fā)明的某些方面可以在無需這些特定細節(jié)的情況下進行實踐；或者是通過其他方法、組件、材料等來實踐。在其他例子中，以方塊圖形式來示出熟知的結(jié)構(gòu)和器件，以利于描述本發(fā)明。
[0014]圖1所示為根據(jù)本發(fā)明的某些實施例的具有雙端存儲部分的實例存儲器器件的方塊圖，該雙端存儲部分可以包括復(fù)合層以用于對通態(tài)電流的強化控制。
[0015]圖2所示為結(jié)合根據(jù)本發(fā)明的某些實施例的雙端存儲器的電阻層對當前方法和現(xiàn)有方法的差異進行比較的圖。
[0016]圖3所示為根據(jù)本發(fā)明的某些實施例的實例雙端存儲單元的一部分的截面的圖，其中在該部分中形成了導(dǎo)電絲。
[0017]圖4A所示為說明根據(jù)現(xiàn)有方法的雙端存儲器器件的通態(tài)電阻的實例系統(tǒng)。
[0018]圖4B所示為說明根據(jù)本發(fā)明的一些實施例的通態(tài)電阻的實例系統(tǒng)。
[0019]圖5所示為根據(jù)本發(fā)明的某些實施例的第一半導(dǎo)體層厚度對該器件性能的實例效果的圖。
[0020]圖6所示為根據(jù)本發(fā)明的某些實施例的結(jié)合雙端存儲器器件的電阻層來提供通態(tài)電阻的強化調(diào)整的實例系統(tǒng)。
[0021]圖7所示為根據(jù)本發(fā)明的某些實施例的結(jié)合通態(tài)電阻的強化調(diào)整來提供額外細節(jié)或特征的實例系統(tǒng)。
[0022]圖8所示為根據(jù)本發(fā)明的某些實施例的制造具有復(fù)合電阻層的存儲器器件的雙端存儲部分的實例方法。
[0023]圖9所示為根據(jù)本發(fā)明的某些實施例的結(jié)合存儲器器件的雙端存儲部分的制造來提供額外特征或方面的實例方法，該存儲器器件具有復(fù)合電阻層來實現(xiàn)強化的通態(tài)電流調(diào)整特性。
[0024]圖10所示為根據(jù)本發(fā)明的某些實施例的實例電子操作環(huán)境的方塊圖。
[0025]圖11所示為根據(jù)本發(fā)明的某些實施例的關(guān)于計算環(huán)境的實例示意方塊圖。

【具體實施方式】
[0026]本發(fā)明涉及雙端存儲器，其中一個實例可以是電阻型開關(guān)存儲器。發(fā)明人認為，電阻型開關(guān)存儲器較之于相競爭的存儲器技術(shù)可以提供若干優(yōu)勢。因此，有利于在互補金屬氧化物半導(dǎo)體(CMOS)上形成基于電阻型開關(guān)的存儲器器件(或另一個雙端存儲器器件)。但是，為了在CMOS架構(gòu)上構(gòu)建存儲器器件，一般需要結(jié)合相對低溫的工藝來構(gòu)建該存儲器器件，在構(gòu)建該存儲器器件時就會帶來一些問題。
[0027]在構(gòu)建此類存儲器器件時面臨的一個難題是在該器件處于通態(tài)時如何對通過該器件的電流進行精確的控制。過去的方法傾向于在該存儲器器件中包括P型(正)半導(dǎo)體材料作為電阻層來對該通態(tài)電流進行控制。此電阻層通常由非晶相的硅或硅鍺來構(gòu)建。在一些實施例中，較之多晶相，優(yōu)選非晶相，這是因為非晶材料的擊穿電壓高于多晶材料的擊穿電壓。因而，非晶材料可以保持較大的電壓，并且因此可以提供更為可靠的存儲器器件操作。
[0028]不幸地，在一些實施例中，由于此類非晶材料的相對較低的電子遷移率，很難對非晶材料的電阻進行調(diào)整。因此，也就難以對通過該存儲器器件的電流進行控制。
[0029]例如，在各個實施例中，諸如RRAM器件的雙端存儲器器件可以包括電阻層，該電阻層由非晶材料層構(gòu)成。該電阻層充當通態(tài)電流控制層。具體來說，在通態(tài)時，當在位于該電阻層上方(例如，相鄰或靠近)的電阻型開關(guān)材料層(RSML)中形成導(dǎo)電絲時，該導(dǎo)電絲充當串聯(lián)電阻器來控制該通態(tài)電流。因此，該電阻層的電阻率和/或電阻可以調(diào)節(jié)該通態(tài)電流。但是，很難對非晶材料的電阻率進行調(diào)整。
[0030]本發(fā)明的實施例涉及構(gòu)建雙端存儲器器件，其中該電阻層由多個層和/或相異的材料組成，以提供對與該雙端存儲器器件的電阻層相關(guān)的電阻和/或通態(tài)電流進行更為精確的控制和/或?qū)崿F(xiàn)更廣的可用范圍。在一些實施例中，該電阻層可以包括非晶相的P型電阻材料。此外，該電阻層可以進一步包括多晶相的P型導(dǎo)電材料。
[0031]在各個實施例中，由于本文所詳述的固有特性，多晶相材料的厚度對該電阻層的電阻也具有實質(zhì)的影響。可以調(diào)整該厚度來調(diào)節(jié)該電阻層的電阻或其他特性，并且此操作可以根據(jù)低溫工藝來完成，使得可以在諸如互補金屬氧化物(CMOS)層的給定襯底上制造該雙端存儲器器件。
[0032]具有用于控制通態(tài)電流的復(fù)合電阻層的雙端存儲器器件的實例
[0033]本發(fā)明涉及雙端存儲單元，在各個實施例中其可以包括電阻型開關(guān)雙端存儲單元。如本文中所用，電阻型開關(guān)雙端存儲單元(也被稱作電阻型開關(guān)存儲單元)包括具有兩個電觸點(本文中也被稱作電極或端)的電路組件，其中活性區(qū)域位于該兩個導(dǎo)電觸點之間。在各個實施例中，該雙端存儲器器件的活性區(qū)域多顯出多個穩(wěn)定的或半穩(wěn)定的電阻狀態(tài)，每一電阻狀態(tài)具有的電特性(例如，電阻)。例如，可以響應(yīng)于在該兩個導(dǎo)電觸點處施加的相應(yīng)電壓差來形成或激活在該多個狀態(tài)中的相應(yīng)狀態(tài)。電阻型開關(guān)雙端存儲器器件的實例(盡管并非詳盡的)可以包括電阻型隨機存取存儲器(RRAM)。
[0034]本發(fā)明的實施例通常取決于基于導(dǎo)電絲的存儲單元?；趯?dǎo)電絲的存儲單元的一個實例可以包括:接觸層，例如，P型或η型硅承載層(例如，P型或η型多晶硅、P型或η型硅鍺(SiGe)等)；電阻型開關(guān)材料層(RSML);以及活性金屬層，用于將導(dǎo)電絲形成離子提供到該RSML。
[0035]該接觸層(例如，P型或η型硅承載層)可以包括P型或η型多晶硅、P型或η型SiGe等。該RSML可以包括以下物質(zhì)中的任一種或相互組合:未摻雜的非晶硅層、具有本征特性的半導(dǎo)體層、氧化硅(S1x)、非晶硅層等。該活性金屬層的實例可以包括:銀(Ag)、金(Au)、鈦(Ti)、鎳(Ni)、鋁(Al)、鉻(Cr)、鐵(Fe)、錳(Mn)、鎢(W)、釩(V)、鈷(Co)、鉬(Pt)和鈀(Pd)，以及其他。在本發(fā)明的一些方面中，對于該活性金屬層可以應(yīng)用其他適宜的導(dǎo)電材料，以及前述物質(zhì)的化合物或組合。關(guān)于本發(fā)明實施例的與前述實例相似的細節(jié)可見于以下授權(quán)給本專利申請受讓人的美國專利申請案:于2007年10月19日日交的申請案序列號11/875，541以及于2009年10月8日提交的申請案序列號12/575，921，出于所有目的兩者均以引用的方式全文并入本文中。
[0036]應(yīng)了解，存在不同的雙端存儲單元技術(shù)，許多具有不同的物理性質(zhì)。例如，本發(fā)明的一些實施例可以具有不同的離散可編程電阻、不同的相關(guān)的編程/擦除電壓，以及其他的差異特性。例如，在一個單極實施例中，一旦存儲單元被初始編程，隨后可以響應(yīng)于第一正電壓(例如，三伏特)來將該存儲單元編程以及響應(yīng)于第二正電壓(例如，在四伏特與五伏特之間)來將該存儲單元擦除。其他實施例有的可以表現(xiàn)出雙極也行，并且響應(yīng)于正電壓而被編程并且響應(yīng)于負電壓而被擦除。當實施例沒有說明單極或雙極特性或者沒有指示適宜的編程/擦除電壓時，這些方面和實施例并入任何適宜的存儲單元技術(shù)，并且可以由對該存儲單元適宜的編程/擦除電壓來操作，正如本領(lǐng)域的一般技術(shù)人員所了解或者通過本文所提供的背景環(huán)境所知。
[0037]應(yīng)進一步了解，當對存儲單元技術(shù)做出本領(lǐng)域的一般技術(shù)人員所熟知的修改時，或者對操作信號電平做出本領(lǐng)域的技術(shù)人員所熟知的修改，包括對存儲單元技術(shù)的修改或信號電平修改的實施例也應(yīng)考慮在本發(fā)明的范圍內(nèi)。
[0038]本發(fā)明的發(fā)明人熟悉其他的非易失性雙端存儲器結(jié)構(gòu)。鐵電隨機存取存儲器(RAM)就是一個離子。其他的一些包括磁阻型RAM、有機RAM、相變RAM和導(dǎo)電橋接RAM等等。許多此類器件包括與許多常見的CMOS制造工藝不相容的材料。因此，昂貴的制造耗用成本(例如，重新加工、重新設(shè)計、重新測試等)在制造這些器件時顯得很突出。另外，這些器件可以表現(xiàn)出相對較低的開關(guān)速度，較小的接通/斷開電阻比(例如，導(dǎo)致感測邊限較小)，或不佳的熱穩(wěn)定性，以及其他問題。
[0039]發(fā)明人認為，對于新型的電子存儲器來說，與CMOS制造工藝的相容性應(yīng)當是降低制造成本的重要因素。所提出的一些電阻型開關(guān)存儲單元受到CMOS制造約束條件的約束，包括工藝溫度、存儲單元材料、布線或電極材料、存儲單元材料、摻雜劑材料等等。例如，為了避免在重新加工CMOS制造設(shè)備時的耗用成本，電阻型開關(guān)存儲器經(jīng)常會涉及在Si晶圓上構(gòu)建存儲元件。將該Si晶圓與該等存儲元件互連會涉及若干互連層，經(jīng)常涉及諸如鋁(Al)或銅(Cu)的金屬。由于這些金屬的相對較低的軟化溫度，這些存儲元件的制造會被限制在450攝氏度或450攝氏度以下(例如，對于Al互連技術(shù)來說)。
[0040]考慮到本發(fā)明的各個方面，發(fā)明人發(fā)現(xiàn)，電阻型開關(guān)存儲單元技術(shù)對于電子存儲單元來說一般可以是小的，通常每個相鄰的電阻型開關(guān)裝置占用大約4F2的硅面積，其中F是特定技術(shù)節(jié)點的最小特征大小(例如，如果以相鄰的硅空間來構(gòu)建的話，包括兩個電阻型開關(guān)器件的存儲單元因此將會是大約8F2)。本發(fā)明的非相鄰實施例(例如，彼此上下堆疊)對于一組多個非相鄰器件來說可以僅消耗小至4F2的面積。此類實施例會導(dǎo)致較大的半導(dǎo)體組件密度和存儲密度，并且還會帶來對于給定數(shù)目的晶體管來說，相對于相競爭的技術(shù)的低制造成本。本發(fā)明的實施例也會表現(xiàn)出極快的編程和/或開關(guān)速度以及相對較低的編程電流。額外實施例可以提供非易失性存儲器，具有無需連續(xù)施加電力即可存儲數(shù)據(jù)的能力。除上述內(nèi)容外，一些實施例一般可以構(gòu)建在金屬互連層之間，實現(xiàn)可以被包括在兩維以及三維半導(dǎo)體架構(gòu)中的其他實施例。
[0041]為了給一個或多個所公開的實施例進行編程，可以對該存儲單元施加適宜的編程電壓，使得形成穿過該存儲單元的電阻部分的導(dǎo)電絲。這使得該存儲單元從相對較高的電阻狀態(tài)切換至相對較低的電阻狀態(tài)?？梢詫嵤┎脸^程來至少部分地逆轉(zhuǎn)該過程，從而使得該存儲單元從低電阻狀態(tài)返回至大約較高的電阻狀態(tài)。在存儲器的環(huán)境中，這種狀態(tài)改變可以與二進制位的相應(yīng)狀態(tài)相關(guān)聯(lián)。因此，多個此類存儲單元可以被編程或擦除以表示二進制信息中的相應(yīng)零或一，并且通過在時間上保持這些狀態(tài)從而有效存儲二進制信息。由于各種原因，電阻型開關(guān)存儲單元一般能快速地編程并做出反應(yīng)，從而容易地響應(yīng)于編程或擦除電壓而改變狀態(tài)。這種快速的狀態(tài)切換是所公開的各個存儲單元相對于其他存儲單元技術(shù)的顯著優(yōu)勢。
[0042]導(dǎo)電絲裝置的一個實例是金屬/非晶硅(a-Si)(也被稱作氧化硅)/金屬的三層存儲單元布置。這種三層存儲單元是a-Si電阻型開關(guān)器件的實例。該a-Si層基本上用作數(shù)字信息存儲介質(zhì)。電阻型開關(guān)型的特點經(jīng)常在于在原本非導(dǎo)電的a-Si材料內(nèi)的導(dǎo)電絲的形成。這種導(dǎo)電絲的形成使得對該a-Si材料的相反兩側(cè)上的金屬層施加正電壓。
[0043]盡管基于電阻型開關(guān)原理的電阻型開關(guān)器件具有很大的技術(shù)前景，但是本發(fā)明的發(fā)明人認為它們也具有缺陷。例如，一些金屬/a-Si/金屬器件形成微米級的導(dǎo)電絲結(jié)構(gòu)，這使得亞100納米級的器件更加難以達成。而且，許多金屬/a-Si/金屬結(jié)構(gòu)需要高電流來進行導(dǎo)電絲形成。例如，高達一百微安或一百微安以上的電流對于此類器件并非不常見，極大地增大了對于基本切換行為的功耗。這對于尺度縮放也產(chǎn)生負面影響；高電流密度也使得無法進行導(dǎo)電線(例如，20nm線)的緊密布置。此外，導(dǎo)電絲的形成會難以控制，并且在a-Si層內(nèi)永久性導(dǎo)電絲的形成會毀壞該器件的開關(guān)能力(例如，基本上使a-Si層永久性導(dǎo)電，并且因此不能夠從低電阻狀態(tài)切換成高電阻狀態(tài))。更大范圍來說，由于相對于相競爭的技術(shù)的眾多優(yōu)勢，本發(fā)明的實施例具有取代市面上現(xiàn)存的其他類型的存儲器的潛能。
[0044]將參考附圖來描述本發(fā)明的各個方面或特征，其中在說明書中使用類似的參考數(shù)字來指代類似的元件。在說明書中，闡述眾多特定的細節(jié)來提供對于本發(fā)明的徹底理解。但是，應(yīng)理解，可以在不存在這些特定細節(jié)的情況下實踐本發(fā)明的某些方面，也可以通過其他方法、組件、材料等來實現(xiàn)。在其他例子中，以方塊形式來展示熟知的結(jié)構(gòu)和器件，以便于描述本發(fā)明。
[0045]初始參看圖1，所示為存儲器器件100。存儲器器件100可以包括復(fù)合電阻層以對通態(tài)電流強化控制。例如，當雙端存儲單元被編程時(通過對該等端施加電壓)，會有導(dǎo)電絲延伸穿過相關(guān)的電阻型開關(guān)層，此時該單元處于處于低電阻狀態(tài)。在該狀態(tài)下，對于一些系統(tǒng)來說，很難對通過該單元的電流進行控制。有利地，所公開的主體可以緩解這一問題。
[0046]存儲器器件100可以包括襯底層102和雙端層104。在一些實施例中，雙端層104可以與電阻型開關(guān)存儲單元或器件相關(guān)，其中的一個實力可以是隨機存取存儲器(RRAM)器件或單元，并且襯底層102可以與互補金屬氧化物半導(dǎo)體(CMOS)襯底相關(guān)。在一些實施例中，層102可以在其中或其上具有任何數(shù)目的CMOS相容器件，包括邏輯、存儲單元100的驅(qū)動器等。如圖所示，雙端存儲層104可以包括活性金屬層106、RSML108、電阻層110以及歐姆接觸層112。如上所述，活性金屬層106可以包括導(dǎo)電絲形成離子，該等導(dǎo)電絲形成離子響應(yīng)于電壓而形成導(dǎo)電絲，其圖例可以參考圖3。在通態(tài)(例如，在施加了編程電壓之后)，該導(dǎo)電絲大體跨過RSML108的長度。RSML108可以是單個開關(guān)材料層或者可以包括多個層，該情形會結(jié)合圖3至圖4B來進一步論述。
[0047]有關(guān)電阻層110和接觸層112的更多細節(jié)可以參考圖2來找到，現(xiàn)在可以結(jié)合圖1來作為參考。圖2提供的是示出在雙端存儲器器件的各種配置之間的某些差異。具體來說，電阻層202表示的是使用不同于所公開主題的方法的雙端單元。電阻層102可以由非晶相的P型半導(dǎo)體材料組成，其充當串聯(lián)電阻器以控制通態(tài)電流。在一些實施例中，較之多晶相，制造商優(yōu)選非晶相，這是因為在一些實例中，非晶相額能夠維持較大的電壓并且因此能夠提供更為可靠的器件操作。在一些配置中，很難對在RSML (例如，非晶材料、氧化硅)中的電流進行精確控制，如以下進一步參考圖4A所描述。
[0048]在各個實施例中，電阻層110可以由相組合的多個層組成，以實現(xiàn)較之于現(xiàn)有方法的額外優(yōu)勢。具體來說，在一些實施例中，電阻層110可以包括多晶相的第一半導(dǎo)體材料(導(dǎo)電的)，其位于非晶相的第二半導(dǎo)體材料(不導(dǎo)電)之上。在一些實施例中，第二半導(dǎo)體材料可以具有雜質(zhì)(例如，P型殘雜物)，可能被激活，也可能不被激活。例如，發(fā)明人發(fā)現(xiàn)可以基于第一半導(dǎo)體材料(和/或電阻層110)的厚度來調(diào)整該通態(tài)電阻，以下將結(jié)合圖4B來詳細描述。
[0049]仍參看圖1，在某些實施例中，雙端存儲層102也可以包括包含第一導(dǎo)電材料的第一金屬層114和包含第二導(dǎo)電材料的第二金屬層116。第一金屬層114和第二金屬層116可以分別作為底電極/端和頂電極/端來操作。此外，氧化物層118可以存在于雙端存儲層104與襯底層102之間。因而，在一些實施例中，氧化物層118可以被看做是襯底層102的一部分，而在其他實施例中被看做是雙端存儲層104的一部分，或者被看做是被包括在一個獨立層(未示出)中。在一些配置中，氧化物層118可以是大約50納米或以上的厚度，并且一般能夠足夠厚以在雙端層104 (例如，RRAM部分)與襯底層102 (例如，CMOS部分)之間產(chǎn)生電隔離。在一些實施例中，在活性金屬層106與RSML108之間也可以使用擴散材料或阻擋材料，諸如鈦、氧化鈦、鎢、氮化鈦等。此外，可以在第二金屬層116上沉積封端材料，諸如鈦、氧化鈦、媽、氮化鈦等。
[0050]現(xiàn)在參看圖3,所示為圖示300。圖示300所示為實例雙端存儲單元的部分的截面，其中已經(jīng)形成了導(dǎo)電絲。例如，當對該雙端存儲單元的兩端施加適宜的編程電壓(例如，正電壓)或另一適宜的電信號時，來自該活性金屬層的離子移動進相鄰的RSML，該RSML可以至少部分地由該等離子透過，這些離子共同形成導(dǎo)電絲302。導(dǎo)電絲302可以大約跨過RSML的厚度，從而有利于通過該RSML的導(dǎo)電性。當施加該編程電壓并且導(dǎo)電絲302形成時，該存儲單元被認為處于通態(tài)，即低電阻狀態(tài)。響應(yīng)于適宜的擦除電壓(例如，負電壓)，導(dǎo)電絲302可以至少部分地變形或偏離，從而破壞導(dǎo)電路徑。此即為高電阻狀態(tài)，與斷態(tài)(off-state)相關(guān)。在一些實施例中，在RSML中形成的導(dǎo)電絲302的長度影響到了該記憶體所感測到的電阻。因此，在各個實施例中，一個以上的電阻狀態(tài)可以被存儲并且從該存儲單元讀取。
[0051]現(xiàn)在參看圖4A，結(jié)合根據(jù)現(xiàn)有方法的圖2中所示的器件的通態(tài)電阻，器件400提供了額外細節(jié)。如圖所示，導(dǎo)電絲302已形成(例如，該單元處于通態(tài))，大致跨過該RSML的長度以與該電阻層(非晶材料)接觸。在一個實例中，在與該電阻層接觸的點處，導(dǎo)電絲302的寬度大約為10納米或10納米以下，相當于是點接觸。該寬度被表示為D1。
[0052]在各個配置中，因為Dl具有相對小的尺寸，所以穿過該電阻層的通態(tài)電阻402(標記為Rm)被Dl來管控。在各個配置中，注意到電阻層的厚度L通常必需大于大約20納米以避免電擊穿。因而，該電阻層的電阻率由于其非晶相而相對較大，但是該電阻層的電阻率不可以降低。
[0053]例如，一級通態(tài)電阻402可以特性化為:

【權(quán)利要求】
1.一種存儲器器件，包括: 襯底層；以及 雙端存儲層，包括活性金屬層、電阻型開關(guān)材料(RSLM)層、電阻層和歐姆接觸層； 其中所述電阻層包括位于非晶相的第二半導(dǎo)體材料之上的多晶相的第一半導(dǎo)體材料。
2.根據(jù)權(quán)利要求1所述的存儲器器件，其中所述襯底層包括互補金屬氧化物半導(dǎo)體(CMOS)。
3.根據(jù)權(quán)利要求1所述的存儲器器件，其中所述雙端存儲層包括電阻型隨機存取存儲器(RRAM)單元。
4.根據(jù)權(quán)利要求1所述的存儲器器件，其中所述第一半導(dǎo)體材料是包括多晶硅鍺(SiGe)的P型導(dǎo)電半導(dǎo)體材料。
5.根據(jù)權(quán)利要求1所述的存儲器器件，其中所述第二半導(dǎo)體材料是包括非晶SiGe的P型電阻型半導(dǎo)體材料。
6.根據(jù)權(quán)利要求1所述的存儲器器件，其中所述第一半導(dǎo)體材料的厚度處于大約5納米至大約50納米的范圍內(nèi)，而所述第二半導(dǎo)體材料的厚度處于大約20納米至大約200納米的范圍內(nèi)。
7.根據(jù)權(quán)利要求1所述的存儲器器件，其中所述第一半導(dǎo)體材料的電阻率處于大約0.001歐姆厘米至大約0.5歐姆厘米的范圍內(nèi)，而所述第二半導(dǎo)體材料的電阻率處于大約5歐姆厘米至大約50歐姆厘米的范圍內(nèi)。
8.根據(jù)權(quán)利要求1所述的存儲器器件，進一步包括包含第一導(dǎo)電金屬的第一金屬層、包含第二導(dǎo)電金屬的第二金屬層以及氧化物層，其中所述雙端存儲層位于所述第一金屬層與所述第二金屬層之間，而所述氧化物層位于所述第一金屬層與所述襯底層之間。
9.根據(jù)權(quán)利要求8所述的存儲器器件，其中: 所述活性金屬層位于所述第二金屬層與所述RSML層之間，并且包含銀、鈦或銅中的一種，并且； 所述RSML層位于所述活性金屬層與所述電阻層之間并且包含厚度在I納米至20納米之間的氧化鈦(T1x)層以及厚度在2納米至10納米之間的氧化硅(S1x)層；以及 所述歐姆接觸層位于所述電阻層與所述第一金屬層之間，并且包含P+型半導(dǎo)體材料，該P+型半導(dǎo)體材料具有5納米至50納米之間的厚度以及大約0.1歐姆厘米的電阻率。
10.一種系統(tǒng),包括: 存儲器，存儲計算機可執(zhí)行組件；以及 處理器，執(zhí)行存儲在所述存儲器中的以下計算機可執(zhí)行組件: 存儲器制造組件，其促成包括襯底層和雙端存儲層的存儲器器件的制造； 接收組件，其接收與在所述雙端存儲層中所包含的電阻層的目標通態(tài)電阻相關(guān)聯(lián)的電阻數(shù)據(jù)； 計算組件，其根據(jù)該電阻數(shù)據(jù)來確定該電阻層的目標厚度。
11.根據(jù)權(quán)利要求10所述的系統(tǒng)，其中所述電阻層包括位于非晶相的第二半導(dǎo)體材料之上的多晶相的第一半導(dǎo)體材料。
12.根據(jù)權(quán)利要求11所述的系統(tǒng)，其中所述目標厚度與所述第一半導(dǎo)體材料的厚度有關(guān)。
13.—種制造存儲器器件的方法，包括: 通過包括處理器的系統(tǒng)在襯底層上形成雙端存儲層； 在所述雙端存儲層中包括活性金屬層、電阻型開關(guān)材料(RSLM)層、電阻層以及歐姆接觸層； 在所述電阻層中包括非晶相的第一半導(dǎo)體材料；以及 在所述電阻層中包括位于所述第一半導(dǎo)體層上的多晶相的第二半導(dǎo)體材料層。
14.根據(jù)權(quán)利要求13所述的方法，其中所述包括所述第二半導(dǎo)體材料層進一步包括包含多晶硅鍺(SiGe)的P型導(dǎo)電半導(dǎo)體材料。
15.根據(jù)權(quán)利要求13所述的方法，其中所述包括所述第二半導(dǎo)體材料層進一步包括具有大約0.0Ol歐姆厘米至大約0.5歐姆厘米的電阻率以及大約5納米至大約50納米厚度的半導(dǎo)體材料。
16.根據(jù)權(quán)利要求13所述的方法，進一步包括接收與該電阻層的目標電阻相關(guān)的電阻數(shù)據(jù)。
17.根據(jù)權(quán)利要求16所述的方法，進一步包括基于所述電阻數(shù)據(jù)來確定所述電阻層的目標厚度。
18.根據(jù)權(quán)利要求16所述的方法，其中所述包括所述第二半導(dǎo)體材料層進一步包括根據(jù)所述目標厚度來形成所述第二半導(dǎo)體材料層。
19.根據(jù)權(quán)利要求13所述的方法，其中所述RSML層包括未摻雜的非晶硅材料、低氧化硅中的至少一種。
20.根據(jù)權(quán)利要求13所述的方法，進一步包括與所述RSML層和所述活性金屬層相鄰的阻擋層，其中所述阻擋層包括鈦、氧化鈦、鎢或氮化鈦中的至少一種。
【文檔編號】H01L45/00GK104051620SQ201410096601
【公開日】2014年9月17日 申請日期:2014年3月14日 優(yōu)先權(quán)日:2013年3月14日
【發(fā)明者】K·H·金, P·盧, C·C·陳, 趙星賢 申請人:科洛斯巴股份有限公司