具有減少的讀取干擾的邊界字線搜索和開放的塊讀取方法
【專利摘要】呈現(xiàn)了減少NAND型非易失性存儲(chǔ)器的部分寫入的塊上的讀取干擾的量的技術(shù)，用于當(dāng)確定在塊中的最后寫入的字線時(shí)以及也用于讀取操作兩者，所述讀取操作包括寫入后的驗(yàn)證讀取。然后通常使用將未寫入的非選擇的字線用較低的讀取通過電壓(read?pass voltage)來偏置。塊的最后寫入的字線的確定可以在粗略?精細(xì)搜索中完成，其中字線被分為多個(gè)區(qū)以尋找具有最后寫入的字線的區(qū)，所述具有最后寫入的字線的區(qū)又被細(xì)分以用于更精細(xì)的搜索。
【專利說明】
具有減少的讀取干擾的邊界字線搜索和開放的塊讀取方法
技術(shù)領(lǐng)域
[0001] 以下涉及可重新編程非易失性存儲(chǔ)器系統(tǒng)的操作，該可重新編程非易失性存儲(chǔ)器 系統(tǒng)諸如使用貯存在存儲(chǔ)器單元的電荷貯存元件中的電荷來記錄數(shù)據(jù)的半導(dǎo)體閃速存儲(chǔ) 器。
【背景技術(shù)】
[0002] 能夠非易失性地貯存電荷的固態(tài)存儲(chǔ)器、特別是以封裝為小型卡的EEPR0M和閃速 EEPR0M的形式的固態(tài)存儲(chǔ)器近來在多種移動(dòng)和手持裝置、特別是信息應(yīng)用和消費(fèi)電子產(chǎn)品 中變?yōu)橘A存的選擇。不同于也是固態(tài)存儲(chǔ)器的RAM(隨機(jī)存取存儲(chǔ)器），閃速存儲(chǔ)器是非易失 性的，并且即使在斷電后仍然保留其貯存的數(shù)據(jù)。此外，不同于ROM(只讀存儲(chǔ)器），閃速存儲(chǔ) 器類似于磁盤貯存裝置可以重復(fù)寫入。盡管成本越來越高，但是在大貯存應(yīng)用中越來越多 地使用閃速存儲(chǔ)器。
[0003] 閃速EEPR0M類似于EEPR0M(電可擦除可編程只讀存儲(chǔ)器)之處在于它是可以被擦 除并且使得新的數(shù)據(jù)寫入或者"編程"到它們的存儲(chǔ)器單元中的非易失性存儲(chǔ)器。兩者都使 用場(chǎng)效應(yīng)管結(jié)構(gòu)中的浮置(不連接的）導(dǎo)電柵極，該導(dǎo)電柵極被放置在半導(dǎo)體襯底中的溝道 區(qū)之上、在源極和漏極區(qū)之間。然后，控制柵極被提供在浮置柵極之上。晶體管的閾值電壓 特征由保留在浮置柵極上的電荷的量控制。就是說，對(duì)于在浮置柵極上的給定水平的電荷， 存在必須在晶體管被"導(dǎo)通"以允許其源極和漏極區(qū)之間的導(dǎo)電之前施加到控制柵極的相 應(yīng)的電壓(閾值）。諸如閃速EEPR0M的閃速存儲(chǔ)器允許同時(shí)擦除存儲(chǔ)器單元的整個(gè)塊。
[0004] 浮置柵極可以保持一定范圍的電荷，并且從而可以被編程到在閾值電壓窗口中的 任何閾值電壓電平。閾值電壓窗口的大小被裝置的最小和最大閾值水平界定，該最小和最 大閾值水平又對(duì)應(yīng)于可以被編程到浮置柵極的電荷的范圍。閾值窗口一般取決于存儲(chǔ)器裝 置的特征、操作條件和歷史。在窗口中的每個(gè)獨(dú)特的、可分解的閾值電壓電平范圍原則上可 以被用于指定單元的明確的存儲(chǔ)器狀態(tài)。
[0005] 為了改善讀取和編程性能，陣列中的多個(gè)電荷貯存元件或存儲(chǔ)器晶體管被并行讀 取或編程。因此，一"頁"的存儲(chǔ)器元件被一起讀取或編程。在現(xiàn)有的存儲(chǔ)器架構(gòu)中，一行通 常包含幾個(gè)交織的頁或者其可以構(gòu)成一頁。一頁的所有存儲(chǔ)器元件被一起讀取或編程。
[0006] 也從具有用于貯存電荷的介電層的存儲(chǔ)器單元制造非易失性存儲(chǔ)器裝置。與之前 所述的導(dǎo)電浮置柵極元件相反，使用介電層。0N0介電層延伸穿過源極和漏極擴(kuò)散之間的溝 道。用于一個(gè)數(shù)據(jù)位的電荷被定位在靠近漏極的介電層中，并且用于另一個(gè)數(shù)據(jù)位的電荷 被定位在靠近源極的介電層中。例如，非易失性存儲(chǔ)器單元可以具有夾在兩個(gè)二氧化硅層 之間的俘獲介電質(zhì)。通過單獨(dú)讀取在介電質(zhì)中空間上分開的電荷貯存區(qū)的二進(jìn)制狀態(tài)而實(shí) 現(xiàn)多狀態(tài)數(shù)據(jù)貯存。

【發(fā)明內(nèi)容】

[0007] 對(duì)于具有根據(jù)NAND型架構(gòu)形成的多個(gè)塊的非易失性存儲(chǔ)器，其中塊的存儲(chǔ)器單元 沿著多個(gè)字線形成，并且其中塊的字線從第一端到第二端順序地寫入，呈現(xiàn)了一種在部分 寫入的塊中確定最后寫入的字線的方法。進(jìn)行粗略確定，其包括將所述第一塊的字線分為 多個(gè)區(qū)，每個(gè)所述區(qū)包括連續(xù)的多個(gè)字線，并且確定所述最后寫入的字線屬于哪個(gè)區(qū)，其包 括一個(gè)或多個(gè)的區(qū)上的區(qū)感測(cè)操作。在所述區(qū)的選擇的一個(gè)區(qū)上的區(qū)感測(cè)操作包括:將所 選擇的區(qū)的字線偏置到第一讀取電壓;將所選擇的區(qū)和所述第一塊的第一端之間的任何區(qū) 的字線偏置到所述第一讀取電壓;并且將所選擇的區(qū)和所述第一塊的第二端之間的任何區(qū) 的字線偏置到第二讀取電壓。所述第一讀取電壓足以允許所述存儲(chǔ)器單元獨(dú)立于編程到其 的數(shù)據(jù)狀態(tài)而導(dǎo)電，并且所述第二讀取電壓小于所述第一讀取電壓。通過將第一塊的所述 區(qū)如此偏置，所述方法確定所述第一塊的非導(dǎo)電NAND串的數(shù)量是否低于第一條件，并且響 應(yīng)于所述第一塊的非導(dǎo)電NAND串的數(shù)量低于所述第一條件，確定所述第一塊的最后寫入的 字線屬于所選擇的區(qū)。然后在所確定的區(qū)上進(jìn)行精細(xì)確定以找到最后寫入的字線。
[0008] 呈現(xiàn)了一種用于操作非易失性存儲(chǔ)器系統(tǒng)的方法，其中所述非易失性存儲(chǔ)器系統(tǒng) 包括非易失性存儲(chǔ)器單元的陣列，所述非易失性存儲(chǔ)器單元具有根據(jù)NAND型架構(gòu)形成的多 個(gè)塊，其中塊的存儲(chǔ)器單元沿著多個(gè)字線形成，所述字線包括第一字線，并且其中從陣列的 第一端到第二端順序地寫入塊的字線。進(jìn)行第一字線上的寫入操作，并且第一字線的寫入 后的讀取操作隨后驗(yàn)證所述寫入操作。所述讀取操作包括確定所述讀取操作是否包括貯存 在屬于部分寫入的塊的第一字線上的數(shù)據(jù)的頁;并且響應(yīng)于確定所述第一字線屬于部分寫 入的塊，進(jìn)行用于所述第一字線的修改后的讀取操作。用于所述第一字線的修改后的讀取 操作包括:沿著所述第一字線施加第一感測(cè)電壓;沿著所述第一字線和所述部分寫入的塊 的第一端之間的字線施加第一非選擇的字線讀取電壓;并且沿著所述第一字線和所述部分 寫入的塊的第二端之間的一個(gè)或多個(gè)字線施加第二非選擇的字線讀取電壓。所述第一非選 擇的字線讀取電壓足以允許所述存儲(chǔ)器單元獨(dú)立于在單元中編程的數(shù)據(jù)狀態(tài)而導(dǎo)電，并且 所述第二非選擇的字線讀取電壓小于所述第一非選擇的字線讀取電壓。
[0009] 各個(gè)方面、優(yōu)點(diǎn)、特征和實(shí)施例被包括在其示例性示例的下述說明中，所述說明應(yīng) 結(jié)合附圖。這里所引用的所有的專利、專利申請(qǐng)、文章、其它公開物、文件和事物用于所有的 目的將其整體通過引用結(jié)合于此。在任何所結(jié)合的公開物、文件或事物和本申請(qǐng)之間的定 義或所使用的術(shù)語中的任何不一致和矛盾的程度上，以本申請(qǐng)的那些為準(zhǔn)。
【附圖說明】
[0010] 圖1示意性地示出了適用于實(shí)現(xiàn)在下面詳細(xì)描述的各種方面的存儲(chǔ)器系統(tǒng)的主要 硬件組件。
[0011] 圖2示意性地示出了非易失性存儲(chǔ)器單元。
[0012] 圖3示出了對(duì)于浮置柵極在固定的漏極電壓處在任何一個(gè)時(shí)間時(shí)可能選擇性地貯 存的四個(gè)不同的電荷Q1-Q4的在源極-漏極電流ID和控制柵極電壓Vcg之間的關(guān)系。
[0013] 圖4示意性地示出了組織為NAND串的存儲(chǔ)器單元串。
[0014] 圖5示出了存儲(chǔ)器單元的NAND陣列210的示例，該存儲(chǔ)器單元由諸如圖4中所示的 NAND串50構(gòu)成。
[0015] 圖6示出了組織為NAND配置的存儲(chǔ)器單元的一頁被并行感測(cè)或編程。
[0016] 圖7A-7C示出了編程全部存儲(chǔ)器單元的示例。
[0017] 圖8示出了3-D NAND串的物理結(jié)構(gòu)的示例。
[0018] 圖9-12觀察NAND型(更具體地"BiCS"型）的特定單片三維(3D)存儲(chǔ)器陣列。
[0019] 圖13示出了當(dāng)搜索塊的最后寫入的字線時(shí)在選擇的字線的漏極側(cè)上使用較低的 VREAD_PARTIAL〇
[0020]圖14示出了使用較低的VREAD_PARTIAL以幫助減少漏極側(cè)擦除的字線上累積的干 擾，從而減少誤碼率。
[0021]圖15圖形地表示對(duì)于不同的VREAD_PATIAL電平的"1"位的數(shù)量和在選擇的和最后 寫入的字線之間的字線的數(shù)量之間的關(guān)系。
[0022] 圖16是智能地決定當(dāng)確定最后寫入的字線時(shí)在讀取之間跳過多少字線的算法的 示例。
[0023] 圖17示出了對(duì)于不同的數(shù)據(jù)模式的位線穩(wěn)定時(shí)間的差別。
[0024] 圖18是幫助示出在未寫入的字線上使用減少的VPASS的修改后的讀取操作的框 圖。
[0025] 圖19是在未編程的字線上使用較低的VREAD偏置的示例性流程。
[0026] 圖20是用于在未編程的字線上使用較低的VREAD偏置的簡(jiǎn)化的實(shí)施例的流程。
[0027] 圖21是用于最后寫入的字線的粗略搜索的示例性實(shí)施例的流程圖。
[0028] 圖22示出了在粗略搜索中施加到字線的偏置電平。
[0029]圖23是用于最后寫入的字線的精細(xì)搜索的示例性實(shí)施例的流程圖。
[0030]圖24示出了在精細(xì)搜索中施加到字線的偏置電平。
【具體實(shí)施方式】 [0031] 存儲(chǔ)器系統(tǒng)
[0032] 圖1示意性地示出了適用于實(shí)現(xiàn)以下的存儲(chǔ)器系統(tǒng)的主要硬件組件。存儲(chǔ)器系統(tǒng) 90通常通過主機(jī)接口與主機(jī)80-起操作。存儲(chǔ)器系統(tǒng)可以以諸如存儲(chǔ)器卡的可拆卸的存儲(chǔ) 器的形式，或者以嵌入的存儲(chǔ)器系統(tǒng)的形式。存儲(chǔ)器系統(tǒng)90包括由控制器100控制其操作的 存儲(chǔ)器102。存儲(chǔ)器102包括分布在一個(gè)或多個(gè)集成電路芯片之上的非易失性存儲(chǔ)器單元的 一個(gè)或多個(gè)陣列?？刂破?00可以包括接口電路110、處理器120、R0M(只讀-存儲(chǔ)器）122、RAM (隨機(jī)訪問存儲(chǔ)器）130、可編程非易失性存儲(chǔ)器124和額外的組件。控制器通常被形成為 ASIC(專用集成電路），并且被包括在這樣的ASIC中的組件通常取決于特定應(yīng)用。
[0033] 關(guān)于存儲(chǔ)器區(qū)102,半導(dǎo)體存儲(chǔ)器系統(tǒng)包括:易失性存儲(chǔ)器裝置一一諸如動(dòng)態(tài)的隨 機(jī)存取存儲(chǔ)器（"DRAM"）或靜態(tài)的隨機(jī)存取存儲(chǔ)器（"SRAM"）裝置;非易失性存儲(chǔ)器裝置-- 諸如電阻式隨機(jī)存取存儲(chǔ)器（"ReRAM"）、電可擦除可編程只讀存儲(chǔ)器（"EEPR0M"）、閃速存儲(chǔ) 器(也可以被認(rèn)為是EEPR0M的子集）、鐵電的隨機(jī)存取存儲(chǔ)器（"FRAM"）以及磁阻的隨機(jī)存取 存儲(chǔ)器（"MRAM"）；以及其它能夠貯存信息的半導(dǎo)體元件。每種類型的存儲(chǔ)器裝置可以具有 不同的配置。例如，閃速存儲(chǔ)器裝置可以被配置在NAND或N0R配置中。
[0034] 存儲(chǔ)器裝置可以以任何組合由無源和/或有源元件構(gòu)成。以非限制性示例的方式， 無源半導(dǎo)體存儲(chǔ)器元件包括ReRAM裝置元件，其在一些實(shí)施例中包括電阻率切換貯存元 件一一諸如反熔絲、變相材料等，以及可選地控制元件一一諸如二極管等。進(jìn)一步以非限制 性示例的方式，有源半導(dǎo)體存儲(chǔ)器元件包括EEPR0M和閃速存儲(chǔ)器裝置元件，其在一些實(shí)施 例中包括包含電荷貯存區(qū)的元件一一諸如浮置柵極、傳導(dǎo)的納米粒子或電荷貯存電介質(zhì)材 料。
[0035] 多個(gè)存儲(chǔ)器元件可以被配置為使得它們串聯(lián)連接或者使得每個(gè)元件可被獨(dú)立地 訪問。以非限制性示例的方式，在NAND配置(NAND存儲(chǔ)器）中的閃速存儲(chǔ)器裝置通常包含串 聯(lián)連接的存儲(chǔ)器元件。NAND存儲(chǔ)器陣列可以被配置為使得陣列由多個(gè)存儲(chǔ)器串構(gòu)成，其中 串由共享單個(gè)位線并作為一組存取的多個(gè)存儲(chǔ)器元件構(gòu)成?？商鎿Q地，存儲(chǔ)器元件可以被 配置為使得每個(gè)元件可被獨(dú)立地訪問，例如N0R存儲(chǔ)器陣列。NAND和N0R存儲(chǔ)器的配置是示 例性的，并且可以以其它方式配置存儲(chǔ)器元件。
[0036] 位于襯底中和/或襯底上的半導(dǎo)體存儲(chǔ)器元件可以以二維或者三維布置，諸如以 二維存儲(chǔ)器結(jié)構(gòu)或三維存儲(chǔ)器結(jié)構(gòu)布置。
[0037] 在二維存儲(chǔ)器結(jié)構(gòu)中，半導(dǎo)體存儲(chǔ)器元件被布置在單個(gè)平面或者單個(gè)存儲(chǔ)器裝置 級(jí)中。典型地，在二維存儲(chǔ)器結(jié)構(gòu)中，存儲(chǔ)器元件被布置在基本上平行于支撐存儲(chǔ)器元件的 襯底的主表面而延伸的平面中（例如，在x-z方向平面中）。襯底可以是在其上或其中形成存 儲(chǔ)器元件的層的晶片，或者它可以是在存儲(chǔ)器元件被形成之后附接到存儲(chǔ)器元件的載體襯 底。作為非限制性示例，襯底可以包括諸如硅的半導(dǎo)體。
[0038] 存儲(chǔ)器元件可以布置在有序的陣列中的單個(gè)存儲(chǔ)器裝置級(jí)中一一諸如在多個(gè)行 和/或列中。但是，存儲(chǔ)器元件在不規(guī)則或者非正交的配置中形成陣列。存儲(chǔ)器元件每一個(gè) 具有兩個(gè)或多個(gè)電極或接觸線一一諸如位線和字線。
[0039]三維存儲(chǔ)器陣列被布置為使得存儲(chǔ)器元件占據(jù)多個(gè)平面或多個(gè)存儲(chǔ)器裝置級(jí)，從 而在三維中形成結(jié)構(gòu)（即，在x、y和z方向中，其中y方向基本上垂直于襯底的主表面，并且x 和z方向基本上平行于襯底的主表面）。
[0040] 作為非限制性示例，三維存儲(chǔ)器結(jié)構(gòu)可以被垂直地布置為多個(gè)二維存儲(chǔ)器裝置級(jí) 的堆棧。作為另一非限制性示例，三維存儲(chǔ)器陣列可以被布置為多個(gè)垂直的列（例如，基本 上垂直于襯底的主表面、即在y方向中延伸的列），其中每個(gè)列在每個(gè)列中具有多個(gè)存儲(chǔ)器 元件。列可以布置在二維配置中，例如，在x-z平面中，產(chǎn)生具有在多個(gè)垂直地堆疊的存儲(chǔ)器 平面上的元件的存儲(chǔ)器元件的三維布置。在三維中的存儲(chǔ)器元件的其它配置也可以組成三 維存儲(chǔ)器陣列。
[0041] 以非限制性示例的方式，在三維NAND存儲(chǔ)器陣列中，存儲(chǔ)器元件可以耦接在一起 以在單個(gè)水平的（例如，x-z)存儲(chǔ)器裝置級(jí)中形成NAND串?？商鎿Q地，存儲(chǔ)器元件可以耦接 在一起以形成橫穿多個(gè)水平的存儲(chǔ)器裝置級(jí)的垂直NAND串?？梢栽O(shè)想其它三維配置，其中 一些NAND串在單個(gè)存儲(chǔ)器級(jí)中包含存儲(chǔ)器元件，而其它串包含跨過多個(gè)存儲(chǔ)器級(jí)的存儲(chǔ)器 元件。三維存儲(chǔ)器陣列也可以被設(shè)計(jì)在N0R配置中和在ReRAM配置中。
[0042]典型地，在單片三維存儲(chǔ)器陣列中，一個(gè)或多個(gè)存儲(chǔ)器裝置級(jí)被形成在單個(gè)襯底 上?？蛇x地，單片三維存儲(chǔ)器陣列也可以具有至少部分在單個(gè)襯底中的一個(gè)或多個(gè)存儲(chǔ)器 層。作為非限制性示例，襯底可以包括諸如硅的半導(dǎo)體。在單片三維陣列中，組成陣列的存 儲(chǔ)器裝置級(jí)的層通常被形成在陣列的在底層存儲(chǔ)器裝置級(jí)的層上。但是，單片三維存儲(chǔ)器 陣列的相鄰存儲(chǔ)器裝置級(jí)的層可以被共享或者具有在存儲(chǔ)器裝置級(jí)之間的介入的層。
[0043]其次，二維陣列可以被單獨(dú)地形成，并且然后封裝在一起以形成具有存儲(chǔ)器的多 個(gè)層的非單片存儲(chǔ)器裝置。例如，非單片堆棧的存儲(chǔ)器可以通過在單獨(dú)的襯底上形成存儲(chǔ) 器級(jí)，并且然后在彼此上堆棧存儲(chǔ)器級(jí)來形成?？梢栽诙褩Ｖ皩⒁r底減薄或者從存儲(chǔ)器 裝置級(jí)移除，但是由于存儲(chǔ)器裝置級(jí)被初始形成在單獨(dú)的襯底之上，所以所產(chǎn)生的存儲(chǔ)器 陣列不是單片三維存儲(chǔ)器陣列。此外，多個(gè)二維存儲(chǔ)器陣列或三維存儲(chǔ)器陣列(單片或非單 片)可以被形成在單獨(dú)的芯片上，并且然后封裝在一起以形成疊層芯片存儲(chǔ)器裝置。
[0044] 存儲(chǔ)器元件的操作以及與存儲(chǔ)器元件的通信通常需要相關(guān)聯(lián)的電路。作為非限制 性示例，存儲(chǔ)器裝置可以具有用于控制和驅(qū)動(dòng)存儲(chǔ)器元件以實(shí)現(xiàn)諸如編程和讀取的功能的 電路。該相關(guān)聯(lián)的電路可以在與存儲(chǔ)器元件相同的襯底上和/或在單獨(dú)的襯底上。例如，用 于存儲(chǔ)器讀取-寫入操作的控制器可以位于單獨(dú)的控制器芯片上和/或在與存儲(chǔ)器元件相 同的襯底上。
[0045] 應(yīng)認(rèn)識(shí)到的是，下述不限于二維和三維示例性結(jié)構(gòu)，而是覆蓋本發(fā)明在這里的精 神和范圍中的所有相關(guān)的存儲(chǔ)器結(jié)構(gòu)。
[0046] 物理存儲(chǔ)器結(jié)構(gòu)
[0047]圖2示意性地示出了非易失性存儲(chǔ)器單元。存儲(chǔ)器單元10可以由具有電荷貯存單 位20的場(chǎng)效應(yīng)晶體管實(shí)現(xiàn)，電荷貯存單位20諸如浮置柵極或者電荷捕捉(介電）層。存儲(chǔ)器 單元10還包括源極14、漏極16和控制柵極30。
[0048]現(xiàn)今有許多商業(yè)上成功的非易失性固態(tài)存儲(chǔ)器裝置正被使用。這些存儲(chǔ)器裝置可 以采用不同類型的存儲(chǔ)器單元，每個(gè)類型具有一個(gè)或多個(gè)電荷貯存元件。
[0049]典型的非易失性存儲(chǔ)器單元包括EEPR0M和閃速EEPR0M。此外，存儲(chǔ)器裝置的示例 使用介電貯存元件。
[0050] 實(shí)踐中，單元的存儲(chǔ)器狀態(tài)通常通過感測(cè)當(dāng)參考電壓被施加到控制柵極時(shí)穿過單 元的源極和漏極電極的傳導(dǎo)電流來讀取。因此，對(duì)于在單元的浮置柵極上的每個(gè)給定的電 荷，可以感測(cè)關(guān)于固定的參考控制柵極電壓的相應(yīng)的傳導(dǎo)電流。類似地，可編程到浮置柵極 上的電荷的范圍定義相應(yīng)的閾值電壓窗口或者相應(yīng)的傳導(dǎo)電流窗口。
[0051] 可替換地，替代于在分段的電流窗口之中感測(cè)傳導(dǎo)電流，可以在控制柵極處為在 測(cè)試之下的給定的存儲(chǔ)器狀態(tài)設(shè)置閾值電壓、并且檢測(cè)傳導(dǎo)電流是否低于或高于閾值電流 (單元_讀取參考電流）。在一個(gè)實(shí)現(xiàn)方式中，相對(duì)于閾值電流的傳導(dǎo)電流的檢測(cè)通過檢驗(yàn)傳 導(dǎo)電流通過位線的電容放電的速率來實(shí)現(xiàn)。
[0052] 圖3示出了對(duì)于浮置柵極在任何一個(gè)時(shí)間時(shí)可能選擇性地貯存的四個(gè)不同的電荷 Q1-Q4的在源極-漏極電流Id和控制柵極電壓V CC之間的關(guān)系。通過固定的漏極電壓偏置，四 條實(shí)線Id相對(duì)于VCC的曲線表示可以編程到存儲(chǔ)器單元的浮置柵極上的七個(gè)可能的電荷水 平的四個(gè)，分別對(duì)應(yīng)于四個(gè)可能的存儲(chǔ)器狀態(tài)。作為一示例，總體單元的閾值電壓窗口的范 圍可以從0.5V到3.5V。七個(gè)可能的編程的存儲(chǔ)器狀態(tài)"0"、"1"、"2"、"3"、"4"、"5"、"6"、以及 一擦除狀態(tài)(未示出），分別可以由將閾值窗口分區(qū)為每個(gè)間隔為0.5V的區(qū)劃分。例如，如果 如所示的使用了2y A的參考電流、IREF，則用Q1編程的單元可以被認(rèn)為在存儲(chǔ)器狀態(tài)"1"中， 因?yàn)樗那€在由Vcc = 0.5V和1.0V劃分的閾值窗口的區(qū)中與IREF相交。類似地，Q4在存儲(chǔ)器 狀態(tài)"5"中。
[0053]如可以從上述說明中看到，越使存儲(chǔ)器單元貯存更多的狀態(tài)，其閾值窗口被分割 地越精細(xì)。例如，存儲(chǔ)器裝置可以具有存儲(chǔ)器單元，該存儲(chǔ)器單元具有范圍從-1.5V到5V的 閾值窗口。這提供6.5V的最大寬度。如果存儲(chǔ)器單元將貯存16個(gè)狀態(tài)，每個(gè)狀態(tài)可能在閾值 窗口中占據(jù)從200mV到300mV。這將需要編程和讀取操作中的更高的精度以便能夠?qū)崿F(xiàn)所需 要的分辨率。
[0054] NAND 結(jié)構(gòu)
[0055]圖4示意性地示出了組織為NAND串的存儲(chǔ)器單元串。NAND串50包括由它們的源極 和漏極菊花鏈接的一系列存儲(chǔ)器晶體管M1、M2、. ..Mn(例如，n = 4、8、16或更高）。一對(duì)選擇 晶體管S1、S2分別經(jīng)由NAND串的源極端子54和漏極端子56控制存儲(chǔ)器晶體管鏈到外部世界 的連接。在存儲(chǔ)器陣列中，當(dāng)源極選擇晶體管S1被導(dǎo)通時(shí)，源極端子耦接到源極線(見圖5)。 類似地，當(dāng)漏極選擇晶體管S2被導(dǎo)通時(shí)，NAND串的漏極端子耦接到存儲(chǔ)器陣列的位線。在鏈 中的每個(gè)存儲(chǔ)器晶體管10用作存儲(chǔ)器單元。它具有貯存給定的量的電荷以便于表示預(yù)期的 存儲(chǔ)器狀態(tài)的電荷貯存元件20。每個(gè)存儲(chǔ)器晶體管的控制柵極30允許控制（control over) 讀取和寫入操作。如將在圖5中所看到的，NAND串的一行的相應(yīng)存儲(chǔ)器晶體管的控制柵極30 都連接到相同的字線。類似地，選擇晶體管S1、S2的每一個(gè)的控制柵極32分別通過其源極端 子54和漏極端子56提供對(duì)NAND串訪問的控制。同樣地，NAND串的一行的相應(yīng)選擇晶體管的 控制柵極32都連接到相同的選擇線。
[0056]當(dāng)在NAND串中尋址的存儲(chǔ)器晶體管10在編程期間被讀取或驗(yàn)證時(shí)，它的控制柵極 30被供應(yīng)適當(dāng)?shù)碾妷?。與此同時(shí)，在NAND串50中剩余的未尋址的存儲(chǔ)器晶體管通過在它們 的控制柵極上施加足夠的電壓而被完全導(dǎo)通。以此方式，有效地創(chuàng)建從單獨(dú)的存儲(chǔ)器晶體 管的源極到NAND串的源極端子54的傳導(dǎo)路徑，并且同樣地對(duì)于單獨(dú)的存儲(chǔ)器晶體管的漏極 到單元的漏極端子56有效地創(chuàng)建傳導(dǎo)路徑。
[0057]圖5示出了存儲(chǔ)器單元的NAND陣列210的示例，該存儲(chǔ)器單元由諸如圖4中所示的 NAND串50構(gòu)成。沿著NAND串的每一列，諸如位線36的位線耦接到每個(gè)NAND串的漏極端子56。 沿著每一條(bank)NAND串，諸如源極線34的源極線耦接到每個(gè)NAND串的源極端子54。沿著 一條NAND串中的一行存儲(chǔ)器單元的控制柵極也連接到諸如字線42的字線。沿著一條NAND串 中的一行選擇晶體管的控制柵極連接到諸如選擇線44的選擇線。一條NAND串中的整行存儲(chǔ) 器單元可以通過在該NAND串的條的字線和選擇線上的適當(dāng)?shù)碾妷憾粚ぶ贰?br>[0058]圖6示出了組織為NAND配置的存儲(chǔ)器單元的一頁被并行感測(cè)或編程。圖6基本上示 出了在圖5的存儲(chǔ)器陣列210中的一條NAND串50，其中每個(gè)NAND串的細(xì)節(jié)在圖4中明確地示 出。一個(gè)物理頁、諸如頁60是能夠被并行感測(cè)或編程的一組存儲(chǔ)器單元。這由感測(cè)放大器 212的相應(yīng)的頁完成。感測(cè)的結(jié)果被鎖存在相應(yīng)的鎖存器214集合中。每個(gè)感測(cè)放大器可以 經(jīng)由位線被耦接到NAND串。頁由共同連接到字線42的頁的單元的控制柵極使能，并且可經(jīng) 由位線36訪問可由感測(cè)放大器訪問的每個(gè)單元。作為一示例，當(dāng)分別感測(cè)或者編程單元60 的頁時(shí)，感測(cè)電壓或者編程電壓與位線上的適當(dāng)?shù)碾妷阂黄鸨环謩e施加到公共字線WL3。 [0059] 存儲(chǔ)器的物理組織
[0060]閃速存儲(chǔ)器和其它類型的存儲(chǔ)器之間的一個(gè)重要不同是單元必須從擦除的狀態(tài) 編程。就是說，浮置柵極必須首先清空電荷。然后，編程將期望的量的電荷增加回浮置柵極。 它不支持將一部分的電荷從浮置柵極移除以從較多編程的狀態(tài)變?yōu)檩^少編程的狀態(tài)。這意 味著更新的數(shù)據(jù)不能覆蓋現(xiàn)有的數(shù)據(jù)并且必須被寫入到之前未寫入的位置。
[0061]此外，擦除是從浮置柵極清空所有的電荷，并且一般需要相當(dāng)可觀的時(shí)間。因?yàn)樵?原因，逐個(gè)單元甚至逐個(gè)頁地擦除單元將是累贅并非常緩慢的。實(shí)踐中，存儲(chǔ)器單元的陣列 被分割為存儲(chǔ)器單元的大量的塊。如對(duì)于閃速EEPROM系統(tǒng)來說是普遍的，該塊是擦除的單 元。就是說，每個(gè)塊包含被一起擦除的最小數(shù)量的存儲(chǔ)器單元。而聚集塊中被并行擦除的大 量的單元將改善擦除性能，大尺寸的塊也承擔(dān)處理更大數(shù)量更新的和廢棄的數(shù)據(jù)。
[0062]每個(gè)塊通常被分割為多個(gè)物理頁。邏輯頁是包含數(shù)量等于物理頁中的單元的數(shù)量 的位的、編程或讀取的單位。在每單元貯存一位的存儲(chǔ)器中，一物理頁貯存一邏輯頁的數(shù) 據(jù)。在每單元貯存兩位的存儲(chǔ)器中，一物理頁貯存兩邏輯頁。在物理頁中貯存的邏輯頁的數(shù) 量因此反映每單元貯存的位的數(shù)量。在一實(shí)施例中，單獨(dú)的頁可以被分割為分段 (segments)，并且分段可以包含作為基本編程操作的被一次寫入的最少數(shù)量的單元。數(shù)據(jù) 的一個(gè)或多個(gè)邏輯頁通常被貯存在存儲(chǔ)器單元的一行中。一頁可以貯存一個(gè)或多個(gè)分區(qū) (sector)。分區(qū)包括用戶數(shù)據(jù)和開銷數(shù)據(jù)。
[0063]全部位、完全序列的(All-bit，F(xiàn)ull_sequence)MLC 編程
[0064] 圖7A-7C示出了編程總體4個(gè)狀態(tài)的存儲(chǔ)器單元的示例。圖7A示出了可編程為分別 表示存儲(chǔ)器狀態(tài)"〇"、"1"、"2"和"3"的閾值電壓的四個(gè)不同的分布的總體的存儲(chǔ)器單元。圖 7B示出了用于擦除的存儲(chǔ)器的"擦除的"閾值電壓的初始分布。圖7C示出了在多個(gè)存儲(chǔ)器單 元已經(jīng)被編程之后的存儲(chǔ)器的示例。本質(zhì)上，單元初始地具有"擦除的"閾值電壓，并且編程 將使其移動(dòng)到由驗(yàn)證水平vVi、vV 2和vV3劃分的三個(gè)區(qū)之一的更高的值。以此方式，每個(gè)存儲(chǔ) 器單元可以被編程到三個(gè)編程的狀態(tài)"1"、"2"和"3"之一、或者在"擦除的"狀態(tài)中保持未編 程的。由于存儲(chǔ)器被更多地編程，如圖7B所示的"擦除的"狀態(tài)的初始分布將變得更窄，并且 擦除的狀態(tài)由"〇"狀態(tài)表示。
[0065] 2位代碼具有可以被用于表示四個(gè)存儲(chǔ)器狀態(tài)的每一個(gè)的較低位和較高位。例如， "0"、"1"、"2"和"3"狀態(tài)分別由"11"、"01"、"00"和"10"表示。2位數(shù)據(jù)可以通過在"完全序 列"模式中感測(cè)而從存儲(chǔ)器中被讀取，在該"完全序列"模式中該2位通過分別相對(duì)于在三個(gè) 子通道(s ub -pa s s)中的讀取劃分閾值的值r Vi、r V2和r V3感測(cè)而被一起感測(cè)。
[0066] 3-D NAND結(jié)構(gòu)
[0067]傳統(tǒng)二維(2-D)NAND陣列的替換布置是三維(3-D)陣列。與沿著半導(dǎo)體晶片的平面 表面形成的2-D NAND陣列相比，3-D陣列從晶片表面向上延伸，并且通常包括從晶片表面向 上延伸的存儲(chǔ)器單元的堆?；蛘吡?。各種3-D布置是可能的。在一個(gè)布置中，NAND串垂直地 形成，其中一端（例如源極)在晶片表面處，并且另一端（例如漏極)在頂部上。在另一布置 中，NAND串以U-形狀形成，使得NAND串的兩端在頂部是可訪問的，從而促進(jìn)這樣的串之間的 連接。
[0068]圖8示出了沿著垂直的方向延伸、即在垂直于襯底的x-y平面的z-方向中延伸的 NAND串701的第一示例。存儲(chǔ)器單元被形成在垂直的位線（局部位線）703穿過字線（例如 WL0、WL1等）的地方。局部位線和字線之間的電荷俘獲層貯存電荷，這影響了耦接到由其圍 繞的垂直位線(溝道)的字線(柵極)形成的晶體管的閾值電壓。這樣的存儲(chǔ)器單元可以通過 形成字線的堆棧并且然后蝕刻存儲(chǔ)器孔而形成，在存儲(chǔ)器孔處將形成存儲(chǔ)器單元。然后，存 儲(chǔ)器孔沿著電荷俘獲層排列，并且被填充了適當(dāng)?shù)木植课痪€/溝道材料(具有合適的介電層 以用于隔離）。
[0069] 至于平面NAND串，選擇柵極705、707位于該串的任一端處以允許NAND串被選擇性 地連接到外部元件709、711或者與外部元件709、711隔離。這樣的外部元件通常是導(dǎo)線、諸 如服務(wù)大量NAND串的共同源極線或位線。垂直的NAND串可以以類似于平面NAND串的方式操 作，并且SLC和MLC操作兩者是可能的。盡管圖8示出了具有串聯(lián)連接的32個(gè)單元(0-31)的 NAND串的示例，NAND串中的單元的數(shù)量可以是任意合適的數(shù)量。為了清晰而未示出所有的 單元。應(yīng)理解的是，額外的單元被形成在字線3-29(未示出）與局部垂直的位線相交處。
[0070] 不嚴(yán)格地說，3D NAND陣列可以將圖5和6的各個(gè)結(jié)構(gòu)50和210傾斜向上以垂直于X-y平面而形成。在該示例中，每個(gè)y-z平面對(duì)應(yīng)于圖6的頁結(jié)構(gòu)，其中m個(gè)這樣的平面在不同的 x位置處。（全局)位線、BLl-m每一個(gè)穿過頂部排列到(run to)相關(guān)聯(lián)的感測(cè)放大器SAl-m。 然后，字線、WLl-n以及源極和選擇線SSLl-n和DSLl-n排列在x方向中，其中NAND串在底部連 接到共同源極線CSL。
[0071] 圖9-12觀察NAND型（更具體地"BiCS"型）的特定單片三維(3D)存儲(chǔ)器陣列，其中更 具體地，一個(gè)或多個(gè)存儲(chǔ)器裝置級(jí)被形成在單個(gè)襯底之上。圖9是這樣的結(jié)構(gòu)的一部分的斜 投影，示出了對(duì)應(yīng)于圖5中的頁結(jié)構(gòu)的兩個(gè)的部分，其中，取決于實(shí)施例，這些的每一個(gè)可以 對(duì)應(yīng)于分開的塊或者是相同的塊中的不同的"觸指(finger)"。這里，替代于NAND串位于共 同y-z平面中，它們?cè)趛方向中擠在一起，使得NAND串在x方向有些交錯(cuò)。在頂部上，NAND串沿 著跨過在X方向中排列的陣列的多個(gè)這樣的分支(81113-(1；[￥18；[011)的全局位線(1^)而連接。 這里，全局共同源極線(SL)也在x方向中排列穿過多個(gè)這樣的結(jié)構(gòu)，并且在NAND串的底部處 連接到源極，該NAND串通過作為單獨(dú)的觸指的局部共同源極線的局部互聯(lián)(LI)而連接。取 決于實(shí)施例，全局源極線可以跨過整個(gè)或者僅部分的陣列結(jié)構(gòu)。替代于使用局部互聯(lián)(LI)， 變化可以包括以U型結(jié)構(gòu)形成的NAND串，其中該串自身的一部分向上排列。
[0072]在圖9的右邊是來自左邊的結(jié)構(gòu)的垂直NAND串的一個(gè)的元件的表示。多個(gè)存儲(chǔ)器 單元通過漏極選擇柵極S⑶在頂部處連接到相關(guān)聯(lián)的位線BL，并且通過相關(guān)聯(lián)的源極選擇 柵極SDS連接到相關(guān)聯(lián)的局部源極線LI、到全局源極線SL。具有長(zhǎng)度比存儲(chǔ)器單元更長(zhǎng)的選 擇柵極通常是有益的，其中這可以可替代地通過具有串聯(lián)的幾個(gè)選擇柵極而實(shí)現(xiàn)，有助于 層的更加統(tǒng)一的處理。此外，選擇柵極是可編程的以調(diào)節(jié)它們的閾值水平。該示例性實(shí)施例 還包括在端部的不被用于貯存用戶數(shù)據(jù)的幾個(gè)偽單元，由于它們靠近選擇柵極使得它們更 加易于被干擾。
[0073] 圖10示出了示例性實(shí)施例中的兩個(gè)塊的結(jié)構(gòu)的頂視圖。示出了兩個(gè)塊（上面的 BLK0、下面的BLK1)，每一個(gè)具有從左向右排列的四個(gè)觸指。每一級(jí)的字線和選擇柵極線頁 從左向右排列，其中相同的塊的不同觸指的字線被共同連接在"平臺(tái)（terrace)"處，并且然 后通過在WLTr處的字線選擇柵極接收它們各個(gè)的電壓電平。在塊中的給定層的字線也可以 共同地連接在離開平臺(tái)的遠(yuǎn)側(cè)上。選擇的柵極線對(duì)于每一級(jí)可以是單獨(dú)的，而不是共同的， 允許該觸指被單獨(dú)地選擇。位線被示出為在頁中上下排列，并且連接到感測(cè)放大器電路上， 其中，取決于實(shí)施例，每個(gè)感測(cè)放大器可以對(duì)應(yīng)于單個(gè)位線或者被多工復(fù)用到幾個(gè)位線。
[0074] 圖11示出了一個(gè)塊的側(cè)視圖，也是具有四個(gè)觸指。在該示例性實(shí)施例中，在NAND串 的任一端部處的選擇柵極SGD和SGS包括都形成在CPWELL之上的四層，其中字線WL在其中。 通過將其選擇柵極設(shè)置到電平VSG來選擇給定觸指，并且根據(jù)操作偏置字線，該操作諸如用 于選擇的字線的讀取電壓(VCGRV)和用于非選擇的字線的讀取-通過電壓(VREAD)。然后，非 選擇的觸指可以通過相應(yīng)地設(shè)置它們的選擇柵極而被截止。
[0075]圖12示出了單獨(dú)的單元的一些細(xì)節(jié)。介電核排列在垂直的方向中并且由溝道硅層 圍繞，而該溝道硅層又由隧道介電（TNL)并且然后電荷俘獲介電層(CTL)圍繞。單元的柵極 在這里由鎢形成，鎢由金屬阻擋物圍繞并且通過阻隔(BLK)氧化物和高K層來與電荷俘獲層 隔離開。
[0076] 減少部分寫入的塊中的讀取干擾
[0077]在存儲(chǔ)器的一個(gè)位置上進(jìn)行諸如讀取、寫入或擦除的操作，該位置類似于上述可 以影響在存儲(chǔ)器的另一位置上貯存的數(shù)據(jù)的質(zhì)量的位置，該影響被稱為"干擾"。例如，由于 相鄰字線上的存儲(chǔ)器單元之間的電容性耦合(或"Yupin-效應(yīng)"），沿著一個(gè)字線施加的電壓 可能影響相鄰字線上的存儲(chǔ)器單元的狀態(tài)。在NAND存儲(chǔ)器的情況中，無論2D或3D的種類，當(dāng) 讀取選擇的字線時(shí)，沿著共享的NAND串的非選擇的字線也必須被偏置。返回參考圖6,為了 讀取沿著WL3的存儲(chǔ)器單元，要求沿著其它字線的單元是導(dǎo)電的。這通過將電壓VREAD施加 到所有的非選擇的字線(在該示例中WL0-2和WL4-n)實(shí)現(xiàn)，該電壓足夠高使得在這些字線上 的非選擇的存儲(chǔ)器單元導(dǎo)電而不管它們保持的數(shù)據(jù)狀態(tài)。例如，對(duì)于圖7A-C中示出的狀態(tài)， VREAD需要比更高的狀態(tài)的分布的閾值電壓更高。這些非選擇的字線上的單元然后將導(dǎo)電， 并且沿著選擇的字線的單元可以然后通過沿著選擇的WL3施加感測(cè)電壓VCG_R(諸如感測(cè)電 壓的一個(gè)，諸如圖7A中的rV^rVs或rV 3)而被讀取。該相對(duì)較高的VREAD電平的施加可能是讀 取干擾的原因，特別是對(duì)于擦除的存儲(chǔ)器單元。
[0078] 字線通常從一端一一諸如圖6中的WL0的源極端一一開始被順序地寫入，并且工作 到漏極側(cè)上的WLn。該章節(jié)關(guān)注減少部分寫入的塊上的讀取干擾（"PBRD"）的技術(shù)，諸如在當(dāng) 存儲(chǔ)器系統(tǒng)進(jìn)行二進(jìn)制掃描以尋找最后寫入的頁以及用于對(duì)塊的主機(jī)讀取時(shí)將發(fā)生的。這 種類型的二進(jìn)制掃描有時(shí)被稱為最后寫入的頁檢測(cè)或?qū)ふ易詈蟮捻?LWHVFLGP)。對(duì)部分 寫入的塊的讀取由主機(jī)使用來管理。存在當(dāng)系統(tǒng)可能需要檢查最后寫入的頁的多種情況， 諸如在寫入中止恢復(fù)、電源中斷等等期間。一些存儲(chǔ)器系統(tǒng)使用正常關(guān)機(jī)時(shí)貯存的旗標(biāo)。在 這樣的事件中，邊界是已知的并且可以避免LWPD/FLGP，但是不是在所有的開放的塊上(特 別是在其中需要貯存旗標(biāo)的塊）。在非正常關(guān)機(jī)的情況中，系統(tǒng)需要掃描和標(biāo)識(shí)在開放的塊 編程期間或閑置時(shí)間期間是否有電源中斷。
[0079]進(jìn)行最后寫入的頁檢測(cè)的一個(gè)方法是用二進(jìn)制掃描以搜索讀取ALL FF(完全擦除 的）的第一頁。最后寫入的頁是在讀取ALL FF的第一頁之前的一頁。掃描算法和模式檢測(cè)通 常用分立的控制器芯片在芯片外實(shí)現(xiàn)。這引發(fā)與命令和數(shù)據(jù)轉(zhuǎn)移相關(guān)聯(lián)的開銷。在多裸芯 系統(tǒng)中，掃描時(shí)間隨每控制器的NAND芯片的數(shù)量而變化，并且可能遇到超時(shí)限制。
[0080] 在這些二進(jìn)制掃描期間，高偏置VREAD被施加在相對(duì)于被讀取的字線的漏極側(cè)上。 (在該示例中，字線以從源極到漏極側(cè)的順序被寫入）。完成越多次數(shù)的最后寫入的頁檢測(cè)， 越多的漏極側(cè)字線經(jīng)受高偏置VREAD。隨著對(duì)高偏置VREAD的暴露增加，漏極側(cè)字線可以累 積顯著量的干擾。因此，當(dāng)系統(tǒng)回來并且寫入之前未寫入的漏極側(cè)字線時(shí)，在漏極側(cè)字線上 可以看到高誤碼率(BER)。該情況類似于當(dāng)幾次讀取寫入的字線時(shí)在擦除的、未寫入的字線 上發(fā)生的部分寫入的塊上的讀取干擾。在LWH)的情況中，邊界頁(最后寫入的字線)還未知， 使得不能夠應(yīng)用具有對(duì)部分塊邊界頁的現(xiàn)有知識(shí)的方法。
[0081] NAND和將數(shù)據(jù)頁順序?qū)懙阶志€上的組合導(dǎo)致在部分寫入的塊上相對(duì)于完全寫入 的塊的更高水平的讀取干擾。對(duì)于部分寫入的塊的情況的高誤碼率(BER)的原因可以由考 慮相對(duì)于完全寫入的塊的部分寫入的塊情況來解釋。在部分寫入的塊的情況中，只有少數(shù) 字線可以被寫入在塊中，其中在寫入順序中更高的字線仍是擦除的。寫入的字線的一些被 多次讀取，其中被擦除的更高的字線看到導(dǎo)致累積的干擾的高VREAD偏置。當(dāng)系統(tǒng)回來并且 寫入塊的剩余字線時(shí)，更高的字線看到讀取干擾，之后跟著在編程期間的字線到字線的電 容性耦合的Yupin-效應(yīng)。對(duì)于完全寫入的情況，其中所有的字線已經(jīng)被寫入，寫入的字線的 一些也可以被多次讀取;但是對(duì)于已經(jīng)寫入的更高的字線，它們?cè)趯懭脒^程中的Yupin-效 應(yīng)之后看到高VREAD。
[0082]對(duì)于部分寫入的塊的情況可能具有更高的BER，因?yàn)楦叩?、未寫入的字線當(dāng)仍是 擦除的時(shí)首先具有讀取干擾，之后跟著在之后的寫入期間的Yupin-效應(yīng)。（關(guān)于由部分的塊 讀取引起的誤差的更多細(xì)節(jié)以及與其有關(guān)的技術(shù)在于2014年10月29日提交的美國(guó)專利申 請(qǐng)?zhí)?4/526,870中討論）。對(duì)于完全寫入的塊，后面的字線首先具有與Yupin-效應(yīng)有關(guān)的編 程，之后跟著讀取干擾。由于干擾量獨(dú)立于初始擦除深度，所以當(dāng)在干擾之后看到Y(jié)upin-效 應(yīng)時(shí)，擦除的狀態(tài)上移得更多，即對(duì)于部分的塊的情況，導(dǎo)致高BER。作為結(jié)果，當(dāng)進(jìn)行最后 寫入的頁檢測(cè)的二進(jìn)制搜索或者從寫入的頁讀取數(shù)據(jù)時(shí)，系統(tǒng)可能期待在整個(gè)塊被寫入之 后在擦除的/未寫入的字線上的高BER。
[0083]如上所述，尋找塊的最后寫入的頁的一個(gè)方法是進(jìn)行塊的字線的二進(jìn)制搜索一一 可能導(dǎo)致部分寫入的塊上的大量讀取以及相應(yīng)的誤碼率的技術(shù)。為減少誤碼率，以下描述 使用用于非選擇的字線的一些的減少的VREAD電平一一可以延伸到數(shù)據(jù)讀取的技術(shù)。當(dāng)進(jìn) 行最后寫入的頁搜索時(shí)，減少的VREAD技術(shù)還可以被用于當(dāng)從一端到另一端搜索遍歷塊時(shí) 智能地跳過字線。此外，為了改善最后寫入的頁搜索期間的性能，無論是在二進(jìn)制搜索中還 是當(dāng)從端搜索時(shí)，可以使用減少的穩(wěn)定(settling)時(shí)間。
[0084]為了確定順序地寫入的字線組的最后的寫入，不必要提供沿著字線的數(shù)據(jù)的準(zhǔn)確 讀取，而是僅確定其是否被寫入或者仍是在擦除的狀態(tài)中。該技術(shù)可以被實(shí)現(xiàn)為用于最后 寫入的頁檢測(cè)的芯片上的自動(dòng)掃描特征。當(dāng)進(jìn)行感測(cè)操作時(shí)，較低的VREAD (或VREAD_ PARTIAL)被施加到漏極側(cè)字線(就是說，在寫入順序次序中稍后寫入的字線）。具有減少的 VREAD_PARTIAL的感測(cè)操作還可以被用于基于可以多少位被讀取為"1"而確定在過程中需 要跳過多少字線。
[0085]又考慮這些并且關(guān)注該降低的VREAD電平，在用于NAND型存儲(chǔ)器的標(biāo)準(zhǔn)感測(cè)操作 中，非選擇的字線需要被偏置到允許它們導(dǎo)電以用于任何編程的數(shù)據(jù)狀態(tài)的電平;但是，對(duì) 于未寫入的字線，擦除的存儲(chǔ)器單元將在較低的電壓處導(dǎo)通，使用其將導(dǎo)致未編程的單元 上的較少的干擾。結(jié)果，當(dāng)搜索最后寫入的字線時(shí)，當(dāng)進(jìn)行讀取時(shí)，在寫入次序中比字更晚 的一些或者所有字線可以被施加較低的VREAD_PARTIAL;使用以從NAND串的源極端的次序 寫入字線的示例，VREAD_PARTIAL可以被施加到選擇的字線的漏極側(cè)上的所有字線。這可以 關(guān)于圖13被示出。
[0086]圖13的最左列示出了字線號(hào)碼，其中這些以它們被寫入的順序次序被編號(hào)，在該 示例中以源極側(cè)上的WL0開始并且朝向漏極/位線端上的WL64工作。在這里最后寫入的字線 被當(dāng)作是WL_i。在左邊"偏置"的讀取中，選擇的WL0和所有其它字線接收VREAD_PARTIAL電 平。隨著從WL1到WL_i的字線被寫入，沿著這些字線的一些單元對(duì)于VREAD_PARTIAL可能不 導(dǎo)電，使得該修改后的感測(cè)操作可能不會(huì)產(chǎn)生準(zhǔn)確的數(shù)據(jù)讀取，產(chǎn)生錯(cuò)誤的"1"，但是其將 允許確定WL0是否已經(jīng)被寫入。類似地，對(duì)于如在中間"偏置"列示出的字線WL_n，在源極側(cè) (WLO到WL_n-l)上的字線不需要貢獻(xiàn)，并且被設(shè)置到完整的VREAD，而(可能是未寫入的)WL_ n+1到WL64被設(shè)置到VREAD_PARTIAL。該過程將類似地完成，對(duì)于直到最后寫入的字線WL_i 并且包含最后寫入的字線WL_i的所有字線具有類似的結(jié)果，僅有的差別在于對(duì)WL_i的讀取 將是準(zhǔn)確的讀取。對(duì)于在右邊"偏置"列中的WL_i + l，寫入的字線WL0到孔_1將都接收VREAD 并且導(dǎo)電；VREAD_PARTIAL僅被施加到未寫入的字線WL_i+2到WL64,因此它們也將導(dǎo)電；并 且在WL_i+l上的感測(cè)電壓VCG_R將準(zhǔn)確地指示其未被寫入。
[0087]使用較低的VREAD_PARTIAL可以幫助減少在漏極側(cè)擦除的字線上的累積的干擾， 從而減少誤碼率。這在圖14的曲線圖中示出，其基于裝置數(shù)據(jù)，并且其中水平的軸是讀取周 期的數(shù)量，并且垂直的軸是沿著字線的誤碼率的指示。完全寫入的塊的行為在1401處示出， 并且在1403處對(duì)于對(duì)所有的字線使用完整的VREAD的部分寫入的塊。在該示例中，VREAD是 幾伏的量級(jí)。相對(duì)于￥1^40遞增地減少￥1^40_?41?1^1大概7%、10%和20%的效應(yīng)分別在 1405、1407和1409處示出。如在曲線圖上所示，相對(duì)于VREAD減少VREAD_PARTIAL大約20 %將 顯著地減少部分寫入的塊上的干擾到類似于在完全寫入的塊上的干擾的水平。
[0088]在關(guān)于圖13所示的實(shí)施例中，在選擇的字線的漏極上的所有字線被設(shè)置為VREAD_ PARTIAL。在其它情況中，將這些字線中的僅一些設(shè)置到較低的電平可能更為實(shí)際;例如，如 果字線譯碼使用區(qū)結(jié)構(gòu)，其中字線被組合為連續(xù)的組，其可能進(jìn)行感測(cè)以將VREAD_PARTIAL 施加到整個(gè)區(qū)的落在當(dāng)前選擇的字線的漏極側(cè)上的僅一些字線。至于用于相對(duì)于標(biāo)準(zhǔn) VREAD的VREAD_PARTIAL的電平，其可以是固定的偏移或者可以取決于裝置的年齡、塊看到 的編程/擦除周期的數(shù)量、字線的數(shù)量或其它因素。
[0089] 當(dāng)搜索最后寫入的頁時(shí)使用減少的VREAD_PARTIAL可以被用于二進(jìn)制搜索以及其 它算法。例如，搜索可以通過從源極端逐漸到漏極端，沿路跳過字線進(jìn)行，其中如上提及的， 讀取具有較低的VREAD_PARTIAL的寫入的字線的結(jié)果可以被用作智能算法的一部分以決定 跳過多少字線。
[0090] 最后寫入的頁檢測(cè)(LWPD)可以通過跳過一些數(shù)量的字線、但是仍具有一些或者所 有的漏極側(cè)字線在較低的偏置VREAD_PART IAL處而加速。由于NAND結(jié)構(gòu)，在該模式中的數(shù)字 "1"將是在VREAD_PARTIAL處的所有字線的邏輯的"和"。隨著在VREAD_PARTIAL處的字線的 數(shù)量降低，"1"的數(shù)量降低;并且隨著VREAD_PARTIAL的電平降低，"1"的數(shù)量降低。因此測(cè)量 在給定電壓處的"1"的數(shù)量可以提供到真實(shí)邊界的距離的估計(jì)。結(jié)果，示例性掃描算法可以 將跳過的字線的數(shù)量基于掃描之后讀取的"1"位的數(shù)量:如果"1"位少于一條件，則推測(cè)其 遠(yuǎn)離邊界，并且算法可以對(duì)于跳過的數(shù)量的字線進(jìn)一大步；相反，使用較少字線的較小步 (step)。取決于VREAD_PARTIAL偏置，可以設(shè)置用于跳過WL的條件。
[0091] 這在圖15的曲線圖中示出，其中水平的軸是在選擇的字線和最后寫入的字線之間 的字線的數(shù)量，并且垂直的軸是"1"位的期望的數(shù)量。該示例用于2位每單元的實(shí)施例，其中 狀態(tài)以增加的閾值的次序被標(biāo)記為Er、A、B、C。電壓VRC被用于區(qū)分B和C狀態(tài)并且在1501處 示出；電壓VRB被用于區(qū)分A和B狀態(tài)并且在1503處示出；并且VRA電壓被用于區(qū)分Er和A狀態(tài) 并且在1505處示出。
[0092] 例如說，由于NAND串電阻的升高，算法以接近于VRB的VREAD_PARTIAL開始（即，在 漏極側(cè)WL上的具有B-狀態(tài)/C-狀態(tài)的所有單元將截止NAND串，并且因此將使得在選擇的字 線上的閾值電壓表現(xiàn)為高，即為〇-位）。如果算法例如使用16位的條件，則其可以跨越~8個(gè) 字線而不需要擔(dān)心跨越超過了最后寫入的字線。然后，切換到VREAD_PARTIAL以接近VRA，其 可以跨越~4個(gè)字線直到達(dá)到16位的時(shí)間條件。最后，其可以在直到得到ALL FF結(jié)果的時(shí)間 切換到1字線。圖16示出了這樣的算法。
[0093] 圖16的流程在1601開始，并且在1603處使用接近VRB的VREAD_PARTIAL電平讀取 WL0。在1605處，在1603處的讀取是否滿足ALL FF值的條件，該ALL FF值在該示例中大于16 位。如果是的，在1607處選擇的字線值遞增8,并且該過程循環(huán)回到1605。如果不滿足該條 件，在1609處字線值僅遞增4,并且該流程行進(jìn)到1611。然后在1613處讀取選擇的字線，其中 VREAD_PARTIAL電平降低到VRA電平附近。然后，讀取結(jié)果與在1613處的條件比較：如果通 過，在1609處在循環(huán)回到1611之前n遞增4;如果"否"，在1617處被讀取、在1619處對(duì)照條件 而被檢查之前，在1615處該計(jì)數(shù)遞增1。如果1619給出"是"，過程循環(huán)回1615;如果"否"，最 后寫入的字線是WL_n-l(1621)，在此點(diǎn)該流程結(jié)束（1623)。該算法可以加速LWH)搜索，而僅 使漏極側(cè)字線經(jīng)受VREAD_PARTIAL，減少了部分寫入的塊上的干擾問題?？梢允褂迷撍惴ǖ?多種變化，包括過擊(over-shoot)或者混合二進(jìn)制搜索的情況中的備用(backing up)。
[0094] 對(duì)于任何LWH)算法，無論是否使用減少的VREAD_PARTIAL，可以通過進(jìn)行具有較小 的位線穩(wěn)定時(shí)間的ALL-FF檢測(cè)來加速過程。在感測(cè)操作中，在感測(cè)電壓被施加到選擇的字 線之前，通常在位線上設(shè)置一些電壓電平以便于準(zhǔn)確地讀取該頁。由于LWH)不需要準(zhǔn)確地 讀取數(shù)據(jù)，這是穩(wěn)定時(shí)間可以被縮短的一個(gè)原因。另一個(gè)原因是，由于所有未寫入的位線將 具有相同的數(shù)據(jù)（即，都在擦除的狀態(tài)中），所以位線在部分寫入的塊也應(yīng)該更快地穩(wěn)定，減 少了不同位線上的不同狀態(tài)對(duì)能夠多快出現(xiàn)穩(wěn)定的影響。在圖17中示出了該影響。在圖17 中，不正確的位(FBC)的數(shù)量相對(duì)于位線穩(wěn)定時(shí)間被畫出。
[0095] 這些各種方面都可以幫助加速LPWD過程，使得之前需要涉及控制器的過程現(xiàn)在可 以由存儲(chǔ)器芯片自己完成。在將被寫入的最后頁的這樣的搜索中，并不預(yù)先知道哪些頁未 被寫入，但是上述許多這些方面也可以當(dāng)具有哪些頁未被寫入的現(xiàn)有知識(shí)時(shí)在數(shù)據(jù)讀取操 作中被應(yīng)用到讀取部分寫入的塊。
[0096]當(dāng)進(jìn)行讀取以提取沿著NAND存儲(chǔ)器的字線的數(shù)據(jù)頁時(shí)，非選擇的字線被偏置使得 它們將獨(dú)立于貯存的數(shù)據(jù)而導(dǎo)電。對(duì)于標(biāo)準(zhǔn)的VREAD，這需要是在更高的狀態(tài)的閾值以上的 電平。如果存儲(chǔ)器系統(tǒng)知道塊僅被部分寫入，并且知道哪些字線是未寫入的，較低的VREAD_ PARTIAL可以被用在一些或所有這些未寫入的字線上，減少它們的干擾水平而仍允許它們 導(dǎo)電。該較低的VREAD_PARTIAL可以被用在所有的未寫入的字線上--即使這些不是順序 地寫入的、或者子集上--諸如當(dāng)字線被組織為區(qū)并且僅完全未寫入的區(qū)使用較低的值 時(shí)。
[0097]圖18是示出該情況的簡(jiǎn)化的框圖的示例。主機(jī)1821將讀取命令發(fā)送到存儲(chǔ)器系統(tǒng) 1801，其中存儲(chǔ)器系統(tǒng)可以是存儲(chǔ)器卡、嵌入的存儲(chǔ)器系統(tǒng)、固態(tài)驅(qū)動(dòng)(SSD)等等。存儲(chǔ)器系 統(tǒng)1801在這里被當(dāng)作由控制器1811和多個(gè)存儲(chǔ)器芯片構(gòu)成，在1803處僅示出了多個(gè)存儲(chǔ)器 芯片中的一個(gè);并在存儲(chǔ)器芯片1803上，僅明確地呈現(xiàn)了被分為多個(gè)塊的陣列1805。主機(jī)通 常將讀取命令基于邏輯地址，該控制器然后將邏輯地址轉(zhuǎn)換為相應(yīng)的物理地址以用于將數(shù) 據(jù)貯存在存儲(chǔ)器電路上的位置。在控制器1811處接收邏輯地址，其中邏輯電路/固件1813使 用轉(zhuǎn)換(conversion)信息--通常貯存在RAM 1815中--以獲得當(dāng)將讀取命令傳遞到存 儲(chǔ)器電路時(shí)使用的物理地址?；谖锢淼刂?，邏輯電路/固件1813還可以確定相應(yīng)的塊是否 僅被部分寫入，其中這可以基于貯存在RAM 1815中的列表來完成。可替換地，存儲(chǔ)器芯片自 己可以作出讀取命令用于部分寫入的塊的確定。
[0098] 在一個(gè)實(shí)現(xiàn)方式中，當(dāng)從控制器1811將讀取命令發(fā)送到存儲(chǔ)器1803時(shí)，邏輯電路/ 固件1813可以將具有例如1字節(jié)地址的額外的前綴命令發(fā)送到NAND存儲(chǔ)器1803,指示寫入 的/未寫入的字線邊界在哪里。一旦邊界被NAND知道，其可以相應(yīng)地設(shè)置超過寫入?yún)^(qū)的字線 上的電壓。類似地，對(duì)于多平面操作，由于開放的塊可以被寫入多達(dá)不同平面上的不同頁 (n-1)，所以可以對(duì)于每個(gè)平面單獨(dú)地發(fā)布前綴。如果一組字線是相同的驅(qū)動(dòng)電路的一部 分，則字線/頁信息可以被用于近似邊界。在此情況中，不需要使用確切的邊界，但是在區(qū)的 邊緣處設(shè)置它。
[0099] 在前述中，由主機(jī)發(fā)起讀取，但是該技術(shù)也可以應(yīng)用到從存儲(chǔ)器電路自身上發(fā)源 的讀取，諸如從數(shù)據(jù)重新定位或者數(shù)據(jù)擦除(scrub)操作產(chǎn)生的讀取。該讀取可以用于用戶 數(shù)據(jù)或用于系統(tǒng)數(shù)據(jù)讀取，其中后者由于其自身的性質(zhì)更通常地具有部分寫入的塊(并且 通常更多的敏感數(shù)據(jù)）。
[0100] 在部分寫入的或者"開放的"塊上進(jìn)行感測(cè)操作的一組示例用于驗(yàn)證操作，這兩者 在編程脈沖之間完成，并且用于寫入后的讀取驗(yàn)證一一諸如用于增加的寫入后讀取(EPWR) 操作。存儲(chǔ)器系統(tǒng)對(duì)于像"滾動(dòng)" EPWR的操作在開放的塊上頻繁地進(jìn)行讀取，諸如當(dāng)相鄰字 線WLn剛剛完成編程階段時(shí)在字線WLn-1上進(jìn)行的EPWR的情況。這種類型的開放的塊讀取可 能導(dǎo)致漏極側(cè)字線上的讀取干擾，因?yàn)樗鼈冊(cè)诓脸臓顟B(tài)中，其頻繁地導(dǎo)致不可校正的ECC (UECC)事件或在那些字線上的更高的BER。如果存儲(chǔ)器電路具有在未編程的字線上用較低 的偏置來讀取開放的塊的模式，則其可以幫助解決該問題。
[0101] 得知了第一未編程的字線，存儲(chǔ)器電路可以使用該信息以將較低的VREAD偏置施 加到所有字線上，包括未編程的字線并且在未編程的字線之上。至于上述討論，存儲(chǔ)器電路 可以在寫入過程期間跟蹤該信息，或者控制器可以通過在要讀取的實(shí)際命令序列之前的一 系列地址和命令將第一未編程的字線的地址傳遞到存儲(chǔ)器。當(dāng)?shù)谝徊脸淖志€在被選擇以 用于感測(cè)的字線的某個(gè)范圍中時(shí)，然后存儲(chǔ)器可以將該較低的VREAD偏置施加到字線上。 [0102]例如，控制器可以發(fā)布命令和地址序列以讀取具有第一部分的NAND存儲(chǔ)器，以指 示以下地址周期將指定第一擦除的字線的地址。該命令是可以僅鎖存在選擇的芯片上、并 且具有例如1字節(jié)以指定未編程的字線的地址、并且可以在讀取操作結(jié)束時(shí)被重置的一個(gè) 命令。如果第一未編程的字線落入正被讀取的字線的某個(gè)范圍中，低偏置(VREAD_PARTIAL 以上或者更簡(jiǎn)潔地，在下面的VPVD)可以被施加到所有未編程的字線。在表1中指定該范圍 的示例。該示例示出了字線分為14個(gè)字線區(qū)（控制柵極、或CG區(qū)）、相應(yīng)的字線范圍、較低的 VREAD (VPVD)在其開始的字線。

[0104]表1
[0105]圖19是在未編程的字線上使用較低的VREAD偏置的示例性流程，諸如可以如寫入 后的讀取驗(yàn)證過程的一部分完成的。在1901處，指定第一未寫入的字線(WLvpvd)的字節(jié) (Addrl)從控制器提供。（可替換地，如果存儲(chǔ)器跟蹤或者確定第一未寫入的字線，可以內(nèi)部 地作出確定）。然后確定（1903)第一未寫入的字線是否是零(塊寫入)或者其是否低于選擇 的字線(WLel)，并且如果是的（1905)，使用普通的字線偏置。如果不是（1907)，并且WLvpvd 值指定端部區(qū)（在表1的示例中的區(qū)1和14 )，在從指定的值開始的所有字線上使用減少的 VPVD偏置。如果對(duì)于非端部的區(qū)，在1909處確定指定的字線對(duì)選擇的字線的接近度，并且如 果足夠遠(yuǎn)，則以WLvpvd開始使用VPVD值（1913)，并且如果不足夠遠(yuǎn)，則使用普通的讀取偏置 (1911) 〇
[0106]圖20是簡(jiǎn)化的實(shí)施例的示例的流程，其中僅在第一未編程的字線在選擇的字線的 8個(gè)字線范圍內(nèi)的情況下，存儲(chǔ)器將較低的VREAD偏置施加在未編程的字線上。該流程再次 在2001處從接收第一未寫入的字線的位置開始。相對(duì)于1903,在2003處的決定現(xiàn)在還考慮 第一未編程的字線是否在選擇的字線的8個(gè)字線范圍內(nèi)（WLvp Vd>WLel+8)。然后"是"路徑導(dǎo) 致普通的字線偏置的使用（2005)，而"否"路徑將減少的VPVD施加(2007)到從在2001中指定 的那個(gè)開始的所有字線上。
[0則可替換的邊界字線搜索
[0108] 該章節(jié)關(guān)注用于尋找部分寫入的塊的最后寫入的字線的可替換的方法，其中塊的 字線被分為幾個(gè)區(qū)以便于尋找最后編程的WL位于哪個(gè)區(qū)中。存儲(chǔ)器可以然后進(jìn)行標(biāo)識(shí)的區(qū) 的精細(xì)搜索以尋找最后編程的字線的確切位置。
[0109] 例如，粗略步驟包含分割字線，在其上，塊的NAND鏈的存儲(chǔ)器單元被連接為例如4 個(gè)區(qū)，其中每個(gè)區(qū)具有31-33個(gè)字線。（可以使用在粗略和精細(xì)步驟中的不同的數(shù)量的區(qū)，因 為這是設(shè)計(jì)選擇，并且每個(gè)區(qū)的字線的數(shù)量將取決于在塊中的字線的數(shù)量，其中在每個(gè)步 驟中使用或多或少的相等大小的區(qū)通常更加有效）。假設(shè)字線從NAND串的較低(源極)端被 順序地寫入，然后，存儲(chǔ)器可以通過將高VREAD偏置施加到最低的區(qū)并且將低VREAD偏置(或 VPVD)施加到剩下的區(qū)來感測(cè)NAND鏈。（如果字線相反從頂部或漏極端開始被寫入，過程將 相反從最高到最低），這里VREAD可以是感測(cè)操作中的用于非選擇的字線的標(biāo)準(zhǔn)偏置電平， 其需要足夠高以用于單元對(duì)于寫入到其中的任何數(shù)據(jù)狀態(tài)而導(dǎo)電。VPVD偏置電平低于 VREAD，以減少干擾，但是需要允許擦除的單元導(dǎo)電。如果所有的NAND鏈?zhǔn)菍?dǎo)電的，這將指示 最后編程的字線位于較低的區(qū)、或者具有被設(shè)置為VREAD的所有字線的區(qū)中。（更一般地，不 是要求所有的NAND鏈導(dǎo)電，一個(gè)選擇是允許少數(shù)非導(dǎo)電鏈，諸如通過為了此而增加參數(shù)）。 如果NAND串不導(dǎo)電，則該方法可以通過將VREAD偏置延續(xù)到下一個(gè)區(qū)而繼續(xù)搜索，繼續(xù)該過 程直到其找到區(qū)，這些區(qū)導(dǎo)致一些NAND鏈當(dāng)VPVD偏置被施加到該區(qū)時(shí)變?yōu)椴粚?dǎo)電。以此方 法，系統(tǒng)將搜索縮小到具有邊界WL的字線的區(qū)。
[0110] 標(biāo)識(shí)的粗略的區(qū)可以然后被細(xì)分為例如每個(gè)8個(gè)字線的四個(gè)更小的區(qū)，并且使用 對(duì)于粗略的區(qū)的相同的方法以進(jìn)一步縮小為具有最后編程的字線的一組8個(gè)字線。當(dāng)執(zhí)行 該精細(xì)的步驟時(shí)，在選擇的區(qū)之下的所有字線被偏置到VREAD，并且在選擇的區(qū)之上的所有 字線被偏置到VPVD。注意，不同于在之前的章節(jié)中，其中關(guān)于在感測(cè)電壓處設(shè)置的特定字線 作出確定，在這里通過僅常規(guī)的非選擇的字線VREAD和較低的VPVD，基于區(qū)作出確定。這可 以簡(jiǎn)化譯碼，在于不需要感測(cè)電壓并且在于以區(qū)級(jí)施加VREAD和VPVD電平。
[0111] -旦縮小到8個(gè)字線區(qū)，過程可以繼續(xù)跟著該方法以通過將較大的區(qū)劃分為較小 的區(qū)（諸如每個(gè)2個(gè)字線），或者可替換地，通過在8個(gè)字線區(qū)進(jìn)行二進(jìn)制搜索，來縮小到最后 寫入的WL。
[0112] 進(jìn)一步考慮該方法，在開放的塊中搜索邊界字線的示例性算法可以被分為粗略搜 索和精細(xì)搜索。舉在NAND鏈中具有128個(gè)字線的塊可以被劃分為四個(gè)區(qū)的示例，諸如表2中 所示。
[0114] 表2
[0115] 以N= 1開始，用在區(qū)1中和之下的字線上的VREAD以及在區(qū)N+1和之上的低偏置來 感測(cè)該塊。然后，諸如通過計(jì)數(shù)在相應(yīng)的數(shù)據(jù)鎖存器中的〇的數(shù)量，計(jì)數(shù)非導(dǎo)電NAND鏈的數(shù) 量，并且將其與條件比較。條件可以是固定的或者其可以是可由用戶設(shè)置的存儲(chǔ)器參數(shù)。如 果非導(dǎo)電NAND鏈的數(shù)量少于該條件，這對(duì)應(yīng)于在區(qū)-N中的最后編程的字線。在此情況中，過 程跳到精細(xì)搜索。如果非導(dǎo)電NAND鏈的數(shù)量高于該條件，最后編程的WL在區(qū)N+1中或之上， 在此情況中，過程設(shè)置N=N+1，并且重復(fù)感測(cè)和計(jì)數(shù)。
[0116] 圖21是用于粗略搜索階段的流程圖，并且圖22是用于示例性實(shí)施例的區(qū)級(jí)偏置的 示意性表示。在圖22中，最左邊的列列出了在被示出為下一列的區(qū)1-4中的相應(yīng)的一個(gè)中的 相鄰組的字線。如在最左邊所示，圖21和22的示例示出了可以優(yōu)化給裝置的不同區(qū)大小的 使用。對(duì)于該示例，第一和最后的區(qū)具有不同的大小(33和31個(gè)字線，而不是32)，以輔助在 編程期間可能使用的各種增壓(boosting)模式。接下來的四列示出了用于確定感測(cè)操作的 邊界的四次迭代的區(qū)偏置，其中VREAD被施加到較低的區(qū)并且較低的VPVD被施加到較高的 區(qū)。例如，如果NAND串用對(duì)于N= 1的偏置導(dǎo)電，但是用對(duì)于N=0的偏置沒有導(dǎo)電，這將對(duì)應(yīng) 于最后寫入的字線在區(qū)2中。注意，N = 3偏置是可選的，因?yàn)槿绻搲K未被完全寫入，但是在 N=2偏置處仍沒有導(dǎo)電，則最后寫入的字線將位于區(qū)4中。
[0117] 向上返回到圖21的流程，該流程在2101處開始設(shè)置N=0,其中，讀取在2103處使用 如圖22中所示的相應(yīng)的偏置情況。在2105處計(jì)數(shù)非導(dǎo)電字線的數(shù)量，并且在2107處檢查該 計(jì)數(shù)是否滿足條件：如果是的，最后寫入的字線在相應(yīng)的區(qū)、區(qū)N+1中；如果不是，在2109處 遞增N的值，并且流程循環(huán)回2103以用于下一個(gè)區(qū)一一如果有下一個(gè)區(qū)的話。當(dāng)滿足條件 時(shí)，則在2111處確定最后寫入的字線的區(qū)。在該示例中，在端部處使用不同大小的區(qū)，并且 在2113中考慮端部區(qū)，并且在2115處考慮中間的區(qū)。
[0118] 圖23和24示出了用于示例性實(shí)施例的精細(xì)搜索。如圖24中所示，標(biāo)識(shí)的區(qū)被細(xì)分 為四個(gè)子區(qū)并且類似于圖22偏置，其中在WLk之下的字線將處于Vread，并且在WLk+31之上 的字線將處于VPVD。如與粗略搜索一樣，需要三次感測(cè)以確定哪個(gè)細(xì)分具有最后寫入的字 線，而第四感測(cè)可以被用于檢查一一如果期望的話。在圖23的精細(xì)搜索流程中，該流程在 2301處通過以在粗略搜索中標(biāo)識(shí)的區(qū)的第一細(xì)分開始而起始。在2303處，其如在圖24中一 樣被偏置并且感測(cè)，其中在2305處計(jì)數(shù)非導(dǎo)電NAND串的數(shù)量。在2307處檢測(cè)該計(jì)數(shù)，并且如 果該計(jì)數(shù)不低于條件，該流程在K在2309處被遞增之后循環(huán)回2303。由于在此時(shí)的細(xì)分是8 個(gè)字線的細(xì)分，因此K遞增8。（在示例性實(shí)施例中，粗略搜索的區(qū)0被當(dāng)作具有33個(gè)字線，并 且這被反映在用于K = 0的不同的遞增中）。如與粗略流程一樣，如果感測(cè)在最后的細(xì)分的下 一個(gè)處，來自2307的否結(jié)果可以使用最后的細(xì)分繼續(xù)到2311。
[0119] 如果在2307處滿足該條件，建立細(xì)分(2311)，并且然后其可以被再次細(xì)分，并且重 復(fù)過程(2313)以便在2315處確定最后寫入的字線。
[0120] 該章節(jié)的技術(shù)可以以完全數(shù)字的方式實(shí)現(xiàn)，并且不需要依賴于基于沿著NAND串的 寫入的數(shù)據(jù)模式的統(tǒng)計(jì)的判斷。如此，其可以應(yīng)用到所有的數(shù)據(jù)模式，包括純0和純1模式， 即使當(dāng)允許的非導(dǎo)電NAND鏈的數(shù)量被設(shè)置為零。由于示例性實(shí)施例不依賴于模擬電路來區(qū) 分高度導(dǎo)電的和較不導(dǎo)電的NAND鏈，因此其非常準(zhǔn)確，并且一旦其已經(jīng)將搜索縮小到特定 的區(qū)、子區(qū)或WL就避免了進(jìn)行向后掃描的需要。由于在存儲(chǔ)器電路上不需要額外的高電壓 開關(guān)，該章節(jié)的技術(shù)可以以面積優(yōu)化的方式實(shí)現(xiàn)。
[0121]
[0122] 詳細(xì)的描述已為了說明和描述的目的而被呈現(xiàn)。其并非意欲是窮舉性的或者 將上述限制到所公開的準(zhǔn)確形式。鑒于上述教導(dǎo)，許多修改和變化時(shí)可能的。所述的實(shí)施例 被選中以便于闡釋所涉及的原理及其實(shí)際應(yīng)用，從而使他人能夠在最好地使用各種實(shí)施例 以及具有合適于所計(jì)劃的特定使用的各種修改。所意欲的是所述范圍由所附權(quán)利要求定 義。
【主權(quán)項(xiàng)】
1. 一種方法，包括： 將非易失性存儲(chǔ)器的塊的字線分為多個(gè)區(qū)，所述區(qū)包括多個(gè)連續(xù)的字線； 通過將選擇的區(qū)的字線偏置到第一讀取電壓、將所選擇的區(qū)和所述塊的第一端之間的 一個(gè)或多個(gè)區(qū)的字線偏置到所述第一讀取電壓、并且將所選擇的區(qū)和所述塊的第二端之間 的一個(gè)或多個(gè)區(qū)的字線偏置到第二讀取電壓，來確定最后寫入的字線屬于哪個(gè)區(qū)，其中所 述第一讀取電壓足以允許所述塊的存儲(chǔ)器單元獨(dú)立于向其編程的數(shù)據(jù)狀態(tài)而導(dǎo)電，并且所 述第二讀取電壓小于所述第一讀取電壓；以及 響應(yīng)于確定所述塊的非導(dǎo)電的串的數(shù)量滿足第一條件，確定所述塊的最后寫入的字線 屬于所選擇的區(qū)。2. 如權(quán)利要求1所述的方法，其中所述第一讀取電壓是在標(biāo)準(zhǔn)讀取操作期間施加到選 擇的存儲(chǔ)器塊的非選擇的字線的電壓電平。3. 如權(quán)利要求1所述的方法，其中所述第二讀取電壓是允許所述存儲(chǔ)器單元對(duì)于少于 能夠向其編程的所有數(shù)據(jù)狀態(tài)導(dǎo)電的電壓電平。4. 如權(quán)利要求3所述的方法，其中所述第二讀取電壓是允許所述存儲(chǔ)器單元僅當(dāng)在擦 除的狀態(tài)中導(dǎo)電的電壓電平。5. 如權(quán)利要求1所述的方法，其中所述第一條件包括所述塊的非導(dǎo)電的串的數(shù)量為零。6. 如權(quán)利要求1所述的方法，其中所述第一條件是可設(shè)置的參數(shù)。7. 如權(quán)利要求1所述的方法，還包括： 將所確定的區(qū)的字線細(xì)分為多個(gè)子區(qū)，所述子區(qū)的每一個(gè)具有連續(xù)的字線；以及 通過在所述子區(qū)的相應(yīng)的一個(gè)或多個(gè)上進(jìn)行一個(gè)或多個(gè)感測(cè)操作確定所述最后寫入 的字線屬于哪個(gè)子區(qū)。8. 如權(quán)利要求7所述的方法，其中在選擇的子區(qū)上進(jìn)行感測(cè)操作包括將所選擇的子區(qū) 的字線偏置到所述第一讀取電壓。9. 如權(quán)利要求1所述的方法，其中在確定最后寫入的字線屬于哪個(gè)區(qū)時(shí)，在所述區(qū)上從 所述塊的第一端開始順序地進(jìn)行區(qū)讀取操作直到所述最后寫入的字線屬于哪個(gè)區(qū)被確定。10. 如權(quán)利要求1所述的方法，其中所述非易失性存儲(chǔ)器包括單片半導(dǎo)體存儲(chǔ)器裝置， 其中所述存儲(chǔ)器單元以二維陣列布置。11. 如權(quán)利要求1所述的方法，其中所述非易失性存儲(chǔ)器包括單片三維半導(dǎo)體存儲(chǔ)器裝 置，所述單片三維半導(dǎo)體存儲(chǔ)器裝置具有在硅襯底上以多個(gè)物理級(jí)布置的并且包含電荷貯 存介質(zhì)的存儲(chǔ)器單元，其中所述串排列在相對(duì)于所述襯底的垂直方向中，并且其中所述字 線排列在相對(duì)于所述襯底的水平方向中。12. -種系統(tǒng)，包括： 非易失性存儲(chǔ)器單元的陣列，具有多個(gè)塊，其中塊的存儲(chǔ)器單元沿著多個(gè)字線形成，所 述字線包括第一字線，并且其中所述塊的字線從所述塊的第一端到第二端順序地被寫入； 以及 用于非易失性存儲(chǔ)器單元的所述陣列的控制器，所述控制器在所述塊的第一字線上進(jìn) 行寫入操作并且進(jìn)行對(duì)所述第一字線的寫入后的讀取操作以驗(yàn)證所述寫入操作，所述寫入 后的讀取操作包括： 沿著所述第一字線施加第一感測(cè)電壓； 沿著所述第一字線和所述塊的第一端之間的字線施加第一非選擇的字線讀取電壓；以 及 沿著所述第一字線和所述塊的第二端之間的一個(gè)或多個(gè)字線施加第二非選擇的字線 讀取電壓，其中所述第一非選擇的字線讀取電壓允許所述存儲(chǔ)器單元獨(dú)立于向其編程的數(shù) 據(jù)狀態(tài)而導(dǎo)電，并且所述第二非選擇的字線讀取電壓小于所述第一非選擇的字線讀取電 壓。13. 如權(quán)利要求12所述的系統(tǒng)，其中在所述寫入后的讀取操作中，所述第二非選擇的字 線讀取電壓被施加到所述第一字線和所述塊的第二端之間的所有字線，所述塊包括部分寫 入的塊。14. 如權(quán)利要求12所述的系統(tǒng)，其中所述塊的字線被分為多個(gè)區(qū)，每個(gè)區(qū)由不同的多個(gè) 相鄰字線形成，并且其中，在所述寫入后的讀取操作中，對(duì)于除了所述第一字線以外的字 線，所述第一非選擇的字線讀取電壓被沿著所述第一字線所屬于的區(qū)的字線施加，并且所 述第二非選擇的字線讀取電壓被施加到所述第一字線所屬于的區(qū)和所述塊的第二端之間 的所有字線。15. 如權(quán)利要求12所述的系統(tǒng)，其中所述控制器保持部分寫入的塊的列表，并且通過將 所述第一字線的物理地址與所述列表比較而確定所述第一字線是否屬于部分寫入的塊。16. 如權(quán)利要求12所述的系統(tǒng)，其中所述寫入后的讀取操作響應(yīng)于從所述控制器發(fā)送 的讀取命令而進(jìn)行，所述讀取命令響應(yīng)于確定所述第一字線屬于部分寫入的塊而從所述控 制器發(fā)送，其中所述讀取命令指定所述非選擇的字線在所述寫入后的讀取操作中接收所述 第二非選擇的字線讀取電壓。17. 如權(quán)利要求16所述的系統(tǒng)，其中所述讀取命令包括指示修改后的讀取操作以及所 述部分寫入的塊的未寫入的字線的前綴。18. 如權(quán)利要求12所述的系統(tǒng)，其中非易失性存儲(chǔ)器單元的所述陣列被形成在是單片 三維半導(dǎo)體存儲(chǔ)器裝置的非易失性存儲(chǔ)器電路上，其中所述存儲(chǔ)器單元在硅襯底以多個(gè)物 理級(jí)布置并且包括電荷貯存介質(zhì)。19. 一種設(shè)備，包括： 用于半導(dǎo)體存儲(chǔ)器裝置的控制器，所述控制器被配置為： 在所述半導(dǎo)體存儲(chǔ)器裝置的部分寫入的塊中確定最后寫入的字線； 在用于所述部分寫入的塊的讀取操作中將第一非選擇的字線讀取電壓施加到所述部 分寫入的塊的第一端和所述最后寫入的字線之間的一個(gè)或多個(gè)字線；以及 在所述讀取操作中將第二非選擇的字線讀取電壓施加到所述最后寫入的字線和所述 部分寫入的塊的第二端之間的一個(gè)或多個(gè)字線，所述第二非選擇的字線讀取電壓小于所述 第一非選擇的字線讀取電壓。20. 如權(quán)利要求19所述的設(shè)備，其中所述控制器被配置為通過以下確定所述最后寫入 的字線： 將所述部分寫入的塊的字線分為連續(xù)的字線的多個(gè)區(qū)； 將所選擇的區(qū)的字線以及在所選擇的區(qū)和所述部分寫入的塊的第一端之間的一個(gè)或 多個(gè)區(qū)的字線偏置到第三讀取電壓；以及 將所選擇的區(qū)和所述部分寫入的塊的第二端之間的一個(gè)或多個(gè)區(qū)的字線偏置到第四 讀取電壓，其中所述第四讀取電壓小于所述第三讀取電壓；以及 響應(yīng)于確定所述部分寫入的塊的非導(dǎo)電的串的數(shù)量滿足第一條件，確定所述塊的最后 寫入的字線屬于所選擇的區(qū)。21.如權(quán)利要求19所述的設(shè)備，其中所述控制器被配置為將用于所述讀取操作的讀取 命令發(fā)送到所述半導(dǎo)體存儲(chǔ)器裝置，所述控制器在讀取命令中標(biāo)識(shí)所述最后寫入的字線。
【文檔編號(hào)】G11C16/26GK105895160SQ201610084491
【公開日】2016年8月24日
【申請(qǐng)日】2016年2月14日
【發(fā)明人】G.沙, D.達(dá)塔
【申請(qǐng)人】桑迪士克科技有限責(zé)任公司