用于無內(nèi)嵌式SiGe的HKMG技術(shù)中的改良型硅化物形成的制作方法
【專利摘要】本發(fā)明涉及用于無內(nèi)嵌式SiGe的HKMG技術(shù)中的改良型硅化物形成，在形成尖端P通道晶體管時，半導(dǎo)體合金層形成于包括晶體管主動區(qū)的半導(dǎo)體層的表面上。當(dāng)金屬硅化物層相連于此半導(dǎo)體合金層而形成時，觀察到金屬硅化物層凝聚至隔離團(tuán)簇內(nèi)。為了解決這個問題，本發(fā)明提出一種方法及一種半導(dǎo)體裝置，其中半導(dǎo)體合金層位在晶體管的源極與漏極區(qū)上的部分在形成金屬硅化物層前予以移除。按照此方式，所形成的金屬硅化物層是相連于半導(dǎo)體層而未相連于半導(dǎo)體合金層。
【專利說明】用于無內(nèi)嵌式S i Ge的HKMG技術(shù)中的改良型硅化物形成
【技術(shù)領(lǐng)域】
[0001]基本上，本揭露是關(guān)于集成電路，并且更尤指包含硅/鍺合金層沉積在晶體管的主動區(qū)表面上的晶體管。
【背景技術(shù)】
[0002]電子設(shè)備朝向愈加復(fù)雜集成電路的持續(xù)趨勢是要求減小電子裝置的尺寸，以便達(dá)到愈來愈高的集成密度。
[0003]晶體管在目前的集成電路中為主導(dǎo)性電路元件。在目前可得如微處理器、CPUs、存儲晶片及諸如此類的復(fù)雜集成電路中，目前可提供數(shù)百萬個晶體管。接著至關(guān)重要的是，為了實現(xiàn)高集成密度，集成電路中所含括晶體管的典型尺寸具有盡可能小的典型尺寸。
[0004]在各種集成電路制造技術(shù)中，CMOS技術(shù)目前是最有前途的方法，因為其能夠依據(jù)操作速度、功率消耗及成本效益生產(chǎn)特性優(yōu)越的裝置。在CMOS電路中，互補(bǔ)式晶體管，也就是P通道晶體管與N通道晶體管，是用于形成如反相器和其它邏輯柵之類的電路元件以設(shè)計高度復(fù)雜的電路總成。在使用CMOS技術(shù)制造復(fù)雜集成電路期間，百萬個晶體管，也就是N通道晶體管與P通道晶體管，是于襯底所支撐的半導(dǎo)體層內(nèi)所界定的主動區(qū)中形成。
[0005]目前，大部分集成電路形成于其中的層件是由可以結(jié)晶、多晶或非晶形式提供的硅所制成。舉例來說，可將如摻雜原子或離子等其它材料引進(jìn)原始半導(dǎo)體層。
[0006]MOS晶體管或一般講的場效晶體管，無論考慮的是N通道晶體管或P通道晶體管，都包含以同種類摻質(zhì)高度摻雜的源極與漏極區(qū)。接著，在漏極與源極間布置反相或弱式摻雜通道區(qū)。通道區(qū)的導(dǎo)電性，也就是導(dǎo)電通道的驅(qū)動電流能力，可受于通道區(qū)附近所形成并且通過薄絕緣層與其分離的柵極電極所控制。除了別的之外，通道區(qū)的導(dǎo)電性還取決于電荷載子的遷移率，以及介于源極與漏極區(qū)之間，沿著晶體管寬度方向，也稱為通道長度的距離。例如，通過縮減通道長度，得以降低通道電阻率。因此，可通過縮減晶體管通道長度而提升晶體管的切換速度并且使其驅(qū)動電流更高。
[0007]然而，無法無限制縮減晶體管通道長度而不引發(fā)其它問題。例如，柵極電極與通道間的電容隨著通道長度縮減而降低。此效應(yīng)接著必須通過縮減柵極與通道間的絕緣層的厚度而予以補(bǔ)償。例如，對于大約80納米(nm)的柵極長度而言，高速晶體管元件中可必需有基于2納米厚度的二氧化硅的柵極介電材料。然而，絕緣層如此小的厚度可能導(dǎo)致漏電流增加，此漏電流是由穿過極薄柵極介電材料的電荷載子的熱載子注射及直接穿隧所造成。由于基于柵極介電材料的二氧化硅的厚度進(jìn)一步縮減可逐漸變得不符合尖端集成電路的熱功率要求，已開發(fā)其它替代方案，用于提升通道區(qū)的電荷載子遷移率，借以另外增強(qiáng)場效晶體管的總體效能。
[0008]就這一點來說，一種有前途的方法是在通道區(qū)內(nèi)產(chǎn)生特定類型的應(yīng)變，理由在于硅中的電荷載子遷移率強(qiáng)烈取決于結(jié)晶材料的應(yīng)變情況。例如，對于基于硅的通道區(qū)的標(biāo)準(zhǔn)晶體組態(tài)，P通道晶體管中的壓縮應(yīng)變分量可導(dǎo)致優(yōu)越的電洞遷移率，借以提升P通道晶體管的切換速度及驅(qū)動電流。[0009]在基于硅的晶體管中，具有晶體結(jié)構(gòu)如同硅但晶格常數(shù)稍高的半導(dǎo)體合金可用于在PFET晶體管的通道區(qū)中施加期望量的壓縮應(yīng)力。例如，可使用鍺(Ge)濃度可變的硅/鍺(SiGe)合金。
[0010]SiGe或其他半導(dǎo)體合金可用于以兩種不同方式制造改良型P通道FETs。
[0011]一種方法的組成是將半導(dǎo)體合金內(nèi)嵌于通道區(qū)的端部的主動區(qū)中。例如，在形成柵極電極結(jié)構(gòu)后，可毗連主動區(qū)中的柵極電極結(jié)構(gòu)側(cè)向形成對應(yīng)的凹部。從而形成的凹部接著可用硅/鍺合金予以填充，其在硅材料上生長時，基本上經(jīng)歷內(nèi)部壓縮應(yīng)變。此應(yīng)變接著可在毗連的通道區(qū)中誘發(fā)對應(yīng)的壓縮應(yīng)變分量。因此，過去已開發(fā)多個程序策略，以便在P通道晶體管的漏極與源極區(qū)中加入高應(yīng)變硅/鍺材料。上述方法中所使用的硅/鍺或通稱的半導(dǎo)體合金材料在下文中將分別稱為“內(nèi)嵌式SiGe "或“內(nèi)嵌式半導(dǎo)體合金"。
[0012]或者或另外，可將薄SiGe層直接沉積在單晶硅層，以便形成PFET用的SiGe通道。半導(dǎo)體合金層主要是提供用于調(diào)制P通道FET的功函數(shù)。由于結(jié)晶Si與SiGe之間的晶格不匹配，Si表面上生長的薄SiGe層為高應(yīng)變，其提升半導(dǎo)體合金層中的電洞遷移率。根據(jù)某些制造技術(shù)，通道區(qū)中的薄SiGe層需用于調(diào)制P通道FET的功函數(shù)。例如，情況就是根據(jù)柵極先制高k/金屬柵極程序的實現(xiàn)，尤其是長度等于或小于32納米的柵極電極。一般而言，如上所述的SiGe或半導(dǎo)體合金層在下文中將分別稱為“通道SiGe層"或“通道半導(dǎo)體合金層"。
[0013]PFET制造期間使用如SiGe之類半導(dǎo)體合金時的已知問題是關(guān)于對應(yīng)半導(dǎo)體結(jié)構(gòu)表面曝露SiGe的部分形成“斷續(xù)性(spotty)"金屬娃化物,也就是非連續(xù)性。
[0014]較佳為鎳硅化物(NiSi)的金屬硅化物層是形成于半導(dǎo)體結(jié)構(gòu)為了降低硅接觸區(qū)的片電阻而呈電接觸的表面部分上。然而，在對應(yīng)于曝露SiGe的表面區(qū)而形成時，由于后續(xù)裝置制造程序流程階段期間半導(dǎo)體結(jié)構(gòu)經(jīng)受的熱預(yù)算，已觀察到硅化物層凝聚(agglomerate)以及團(tuán)簇(cluster)。尤其是，如下文將闡明的是與SiGe形成界面(interface)的SiNi層,在形成SiNi層之后及/或形成受應(yīng)力材料層于半導(dǎo)體結(jié)構(gòu)曝露面頂部之后，于400-500°C溫度范圍進(jìn)行加熱步驟期間，傾向于凝聚成隔離團(tuán)簇。
[0015]圖1a表示如遵循先前技術(shù)教義所產(chǎn)生，包括通道SiGe層的典型PFET中，斷續(xù)性SiNi層的形成。
[0016]圖1a概要描述先進(jìn)制造階段中半導(dǎo)體結(jié)構(gòu)100的剖面圖。如圖所示，裝置100包含襯底101，如半導(dǎo)體材料等等，其上形成半導(dǎo)體層102。半導(dǎo)體層102通常由硅單晶所制成。半導(dǎo)體層102是側(cè)切成多個主動區(qū)102a，要理解其為其中或其上有一個或多個晶體管形成的半導(dǎo)體區(qū)。為了方便起見，所示為單一主動區(qū)102a，其由淺溝槽隔離之類的隔離區(qū)102b予以側(cè)向定界。取決于總體裝置要求，襯底101以及例如初始提供作為硅材料的半導(dǎo)體層102，可在埋置型絕緣材料(圖未示)直接形成于半導(dǎo)體層102下時，形成SOI (絕緣體上的硅)。在其它情況下，首先，當(dāng)主體組態(tài)待用于裝置100時，半導(dǎo)體層102代表襯底101的結(jié)晶材料的一部分。
[0017]半導(dǎo)體結(jié)構(gòu)100包括形成于主動區(qū)102a中及上的P通道FET150。晶體管150包括形成于主動區(qū)102a中的高摻雜漏極與源極區(qū)151。漏極與源極區(qū)151也包括擴(kuò)展區(qū)151e，其為決定通道區(qū)155長度的區(qū)域。
[0018]通常為SiGe層的半導(dǎo)體合金層104位于半導(dǎo)體層102上表面102u頂部。尤其是，SiGe層104是形成于主動區(qū)102a內(nèi)硅層102的上表面102u上。半導(dǎo)體層102的上表面102u可對應(yīng)主動區(qū)102a而內(nèi)縮，以便容納SiGe層104，如圖1a所示。半導(dǎo)體合金層104是形成于娃上表面102u上，以至于其一部分包括于晶體管通道區(qū)155內(nèi)，從而形成其一部分。因此，半導(dǎo)體合金104為通道半導(dǎo)體合金層。
[0019]晶體管150更包括柵極電極結(jié)構(gòu)160，柵極電極結(jié)構(gòu)160形成于通道半導(dǎo)體合金層104上，尤其是其上或曝露表面104u。柵極電極160例如按照長度及寬度可具有適當(dāng)?shù)膸缀谓M態(tài)。例如，柵極長度，也就是，圖1a中柵極電極結(jié)構(gòu)160的電極材料162的水平擴(kuò)展，可等于或小于50納米。絕緣層161將柵極電極材料162實體并且電性隔離自晶體管150的通道區(qū)155。
[0020]取決于柵極電極結(jié)構(gòu)160的組態(tài)，可用不同方式形成絕緣層161及柵極電極材料162。例如，若柵極電極160為現(xiàn)有的氧化物/多晶硅柵極電極(polyS1N)，則柵極絕緣層161可形成自現(xiàn)有的柵極介電材料，舉例如二氧化硅、硅氮氧化物等等，而柵極電極材料162則可包含多晶娃?；蛘?對于柵極電極結(jié)構(gòu)160,較佳可為高k介電質(zhì)/金屬柵極電極(HKMG)組態(tài)。在此情況下，絕緣層161可為所屬領(lǐng)域廣為人知的高k柵極介電材料之一。對于高k材料，較佳的是介電常數(shù)“k "高于10的材料。柵極電極中當(dāng)作絕緣層的高k材料實施例有鉭氧化物(Ta2O5)、鍶鈦氧化物(SrT13)、鉿氧化物(HfO2)、鉿硅氧化物(HfS1)、錯氧化物(ZrO2)等等。
[0021]柵極電極結(jié)構(gòu)160也可具有柵極金屬層162a，例如呈鉭氮化物等等的形式，有可能結(jié)合功函數(shù)金屬種類，如鋁等等。柵極金屬層162a通常形成于絕緣層161上方，借以調(diào)整適當(dāng)?shù)墓瘮?shù)和這樣的晶體管150的閾值電壓。此外，柵極電極結(jié)構(gòu)160可由間隔物結(jié)構(gòu)163予以側(cè)向定界，其可包括一或多種介電材料，舉例如硅氮化物、二氧化硅、硅氮氧化物等等。例如，結(jié)構(gòu)163可包括適當(dāng)?shù)谋Ｗo(hù)襯墊材料,用于側(cè)向包封敏感柵極材料,如絕緣層161以及尤其是金屬層162a。
[0022]圖1b表示制造程序流程后續(xù)階段中的半導(dǎo)體結(jié)構(gòu)100，其中耐火金屬層108是沉積在半導(dǎo)體結(jié)構(gòu)的曝露面上。尤其是，使用合適的材料沉積程序，如化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)等等，將耐火金屬層108沉積在半導(dǎo)體合金層104的上表面104u上。層件108包括一或多種經(jīng)調(diào)整用以形成金屬硅化物層的耐火金屬，金屬硅化物層是對應(yīng)于半導(dǎo)體結(jié)構(gòu)曝露柵極電極材料162及源極或漏極區(qū)151的部分。因此，耐火金屬層108可包含例如一種金屬，如鎳、鈦、鈷等等。較佳的是，耐火金屬層108包含鎳。耐火金屬層108也可包含鉬，其在某些情況下可令鎳單硅化物的形成更均勻。
[0023]在沉積耐火金屬層108后，可進(jìn)行熱處理程序180，以便引發(fā)層件108中鎳原子與在源極和漏極區(qū)151及柵極電極材料162那些與鎳接觸的區(qū)域中鎳原子之間的化學(xué)反應(yīng)，借以形成實質(zhì)包含低電阻率鎳單硅化物的鎳硅化物區(qū)。熱處理程序180基本上是一種兩步驟程序。第一熱處理步驟是在大約300_400°C的范圍內(nèi)進(jìn)行大約30-90秒的時間周期。在第一熱處理步驟之后，通過各種廣為人知的蝕刻/清理程序之一自耐火金屬層108選擇性移除所有未反應(yīng)鎳材料。最后，在大約400-500°C的范圍內(nèi)進(jìn)行大約30-90秒時間周期的第二熱處理步驟。應(yīng)注意的是，側(cè)壁間隔物結(jié)構(gòu)163和隔離區(qū)102b內(nèi)含的硅材料實質(zhì)未參與熱處理程序180期間誘發(fā)的化學(xué)反應(yīng)，因為其目前在那些特征中僅作為熱穩(wěn)定二氧化硅及/或硅氮化物材料。[0024]在圖1c中，所示的是沉積耐火金屬層108并且施用熱處理180后的半導(dǎo)體結(jié)構(gòu)100。由于熱處理180,柵極電極材料162內(nèi)已部分形成金屬娃化物層162b以及柵極電極材料162頂部已部分形成金屬硅化物層162b，其在沉積耐火金屬層108之前予以曝露。類似地，金屬硅化物層153已部分形成于半導(dǎo)體合金層104內(nèi)并且部分形成于其上表面104u頂部，其在沉積耐火金屬層108之前予以曝露。
[0025]如圖1d所示，在形成金屬硅化物層后，較佳為鎳硅化物層162b和153，通過舉例如電漿增強(qiáng)型化學(xué)氣相沉積法(PECVD)之類廣為人知的沉積技術(shù)，將材料層121沉積在半導(dǎo)體結(jié)構(gòu)100的曝露面上。例如，可于大約400-500°C的溫度，在范圍大約300-1200毫托(mTorr)的壓力下，進(jìn)行受應(yīng)力材料層121的沉積。
[0026]受應(yīng)力材料層121包含介電材料，通常是硅氮化物(SiN)，對之后制造階段期間(請參閱例如圖1e)期間半導(dǎo)體結(jié)構(gòu)100上方形成的介電材料層120具有蝕刻選擇性。因此，受應(yīng)力材料層121也作用為蝕刻終止層。
[0027]在沉積受應(yīng)力材料層121之后，對半導(dǎo)體結(jié)構(gòu)100施用UV固化程序182，以便增加硅氮化物受應(yīng)力材料層121的拉伸應(yīng)力，從而進(jìn)一步增強(qiáng)晶體管元件150的總體速度及效能。UV固化182通常是在大約400-500°C的溫度范圍內(nèi)進(jìn)行。
[0028]已觀察到的是，主要由于受應(yīng)力材料層121和UV固化182的沉積，對應(yīng)源極或漏極區(qū)151而與SiGe層104形成界面的鎳硅化物層153傾向于凝聚成隔離團(tuán)簇，從而在相鄰團(tuán)簇之間形成孔洞或空洞153a。因此，源極或漏極區(qū)151中的SiGe層104透過鎳硅化物層153中的孔洞153a而與SiN受應(yīng)力材料層121形成界面。
[0029]因此,金屬娃化物層153傾向于凝聚,在形成金屬娃化物層153之后以介于大約400-500°C的溫度進(jìn)行制造步驟期間而形成隔離團(tuán)簇。
[0030]源極與漏極區(qū)151頂部上“斷續(xù)性"，也就是簇生性，非連續(xù)性金屬硅化物層153的存在，于制造半導(dǎo)體結(jié)構(gòu)100期間屬于高度不宜。由于金屬硅化物153是為了降低晶體管150的接觸電阻而特別予以提供，故斷續(xù)性硅化物層的存在基本上降低總體導(dǎo)電性。此夕卜，金屬硅化物層153中孔洞153a存在的可能負(fù)面結(jié)果是示于圖1e中，其概要描述圖1d所示步驟的后續(xù)制造程序步驟。
[0031]將夾層介電材料層120沉積在受應(yīng)力材料層121上?？砂e例如二氧化硅(S12)之類任何適用介電材料的介電層120基本上是沉積為連續(xù)層。之后，在半導(dǎo)體結(jié)構(gòu)100上進(jìn)行如反應(yīng)性離子蝕刻(RIE)之類的蝕刻程序184。可在結(jié)構(gòu)100的表面上安置適當(dāng)圖案化蝕刻遮罩122后進(jìn)行蝕刻184。進(jìn)行蝕刻184以便形成貫孔開口 124與126，其分別曝露金屬硅化物層153接觸源極與漏極區(qū)151的部分以及金屬硅化物層162b接觸柵極電極材料162的部分。尤其是，可在兩道后續(xù)步驟中進(jìn)行蝕刻184。在第一步驟中，通過使用不影響受應(yīng)力材料層121的選擇性蝕刻移除部分介電層120。在蝕刻程序184的第二步驟中，移除受應(yīng)力材料層121位于開口 124與126底部的部分，以便分別曝露金屬硅化物層153與162b的下面部分。
[0032]由于金屬硅化物層153中存在孔洞153a，在蝕刻184的第二步驟期間，貫孔開口124在源極與漏極區(qū)151中及頂部僅可與鎳硅化物153部分對齊，借此有可能導(dǎo)致產(chǎn)品缺陷。尤其是，蝕刻的第二步驟可能穿過孔洞153a深入主動區(qū)102a，借以在晶體管150的來源及/或漏極區(qū)151中形成通道124pt。[0033]在后續(xù)的制造步驟中，貫孔開口 124與126是以諸如鎢的高導(dǎo)電性金屬予以填充。若已在蝕刻184期間形成通道124pt，則其也以鎢予以填充，從而形成所謂的接觸“穿隧效應(yīng)"，也就是，在源極或漏極區(qū)151內(nèi)部延展的金屬接觸。接觸“穿隧效應(yīng)"顯著改變晶體管150的特性，因為其甚至可經(jīng)由不同晶體管的井區(qū)導(dǎo)致PN接面的完全短路以及毗連接觸元件的短路。
[0034]因此，期望的是，接觸源極與漏極區(qū)151的金屬硅化物層153呈連續(xù)并且無孔洞或切口部分。
[0035]已認(rèn)知的是，孔洞153a的存在與材料153內(nèi)的高鍺濃度強(qiáng)烈相關(guān)。此假設(shè)遵循對金屬硅化物153的觀察，在源極與漏極區(qū)151中及頂部所形成并且從而形成與SiGe層104的界面的金屬硅化物153，傾向于在形成金屬硅化物153后以高于大約400°C的溫度進(jìn)行任何加熱處理時凝聚成團(tuán)簇。相比之下，在實質(zhì)由多晶硅材料162構(gòu)成的柵極電極160的上部分中的鎳硅化物層162b中沉積受應(yīng)力材料層121或曝露于UV固化182的情況下未出現(xiàn)鎳硅化物凝聚。因此，據(jù)信鎳硅化物凝聚可能因鍺的存在而產(chǎn)成，其可傾向于在紫外線曝照下或以高溫加熱以使微結(jié)構(gòu)“不穩(wěn)定(destabilize)"，借以出現(xiàn)某種程度的鎳硅化物及/或硅/鍺材料擴(kuò)散。
[0036]避免在加入金屬硅化物153后進(jìn)行任何高溫程序會導(dǎo)致劣等的裝置特性，并且也會在為了制造復(fù)雜半導(dǎo)體裝置而設(shè)計制造流程時限制總體靈活性。類似地，降低鍺濃度也不太理想，即使對應(yīng)降低鍺濃度將受限于材料153的上部分也是這樣，原因是，尤其在高度比例縮小的裝置中，雖然如此，可觀察通道區(qū)155中的總體應(yīng)變明顯降低，從而也降低晶體管150的總體效能。
[0037]已就含內(nèi)嵌式SiGe的P通道FETs提出這些問題的解決方案，也就是，如以上所界定，通道區(qū)端部處內(nèi)嵌于主動區(qū)中的半導(dǎo)體合金部分。解決方案包括使用具有較小鍺濃度的“覆蓋(cap)"層。其他解決方案提出在其中鎳硅化物層于之后形成的內(nèi)嵌式SiGe的表面部分內(nèi)布植雜質(zhì)離子，如碳及氮離子之類。此較后所述方法已在例如第US2012/0241816A1號及第US2012/0261725A1號美國專利申請案中予以提出。
[0038]然而，到目前為止，對于在結(jié)晶硅主動區(qū)頂部包括通道半導(dǎo)體合金層但無內(nèi)嵌式半導(dǎo)體合金的P通道FETs，尚未提出方法。此類P通道FETs可例如根據(jù)柵極先制HKMG方法予以制造。
[0039]因此，本發(fā)明的一個目的在于為具有通道SiGe層但無內(nèi)嵌式SiGe的P通道FETs提供改良型制造方法，其能夠減輕或最小化以上所提的缺點及問題。尤其是，本發(fā)明提出制造具有通道SiGe層并且無內(nèi)嵌式SiGe的P通道FET的方法，其使接觸源極與漏極區(qū)的金屬硅化物層免于在制造程序流程期間凝聚。

【發(fā)明內(nèi)容】

[0040]下文介紹簡化的
【發(fā)明內(nèi)容】
，用以對本發(fā)明的若干方面有基本的了解。本綜述不是本發(fā)明的詳盡概觀。目的在于識別本發(fā)明的主要或關(guān)鍵元件，或敘述本發(fā)明的范疇。其唯一目的在于以簡化形式介紹若干概念，作為下文所述更詳細(xì)說明的引言。
[0041]本發(fā)明是基于底下所述的創(chuàng)意，可在誘發(fā)形成接觸FET源極與漏極區(qū)的金屬硅化物層之前，通過移除通道SiGe層不在柵極電極下面的部分、以及尤其是通道SiGe層位在FET源極與漏極區(qū)頂部的部分，改良含通道SiGe層并且較佳是無內(nèi)嵌式SiGe層的P通道FET晶體管的制造方法。因此，提出經(jīng)調(diào)整成為P通道FET的半導(dǎo)體結(jié)構(gòu)的形成方法。本方法包括形成具有至少一主動區(qū)的半導(dǎo)體層，半導(dǎo)體層具有上表面，在半導(dǎo)體層的上表面上沉積半導(dǎo)體合金層，在半導(dǎo)體合金層上形成柵極電極結(jié)構(gòu)，為了曝露半導(dǎo)體層的一或多個表面部分而移除半導(dǎo)體合金層的一或多個預(yù)定部分，以及在移除半導(dǎo)體合金層一或多個預(yù)定部分的步驟后，形成與半導(dǎo)體層形成界面的的金屬硅化物層。
[0042]根據(jù)本發(fā)明的一個具體實施例，在柵極電極形成之后，并且在漏極與源極區(qū)至少一部分形成程序之前，移除通道SiGe層位在源極或漏極區(qū)上的部分。
[0043]根據(jù)本發(fā)明另一具體實施例，在形成漏極與源極區(qū)以及其通過加熱活化之后，并且在金屬硅化物層形成之前，移除通道SiGe層位在源極或漏極區(qū)上的部分。
【專利附圖】

【附圖說明】
[0044]本揭露可配合附圖參照底下說明予以理解，其中相稱的參考元件符號視為相稱的元件，以及其中:
[0045]圖1a至圖1e根據(jù)先前技術(shù)概要描述制造程序流程后續(xù)階段期間含P通道晶體管的半導(dǎo)體結(jié)構(gòu)的剖面圖；
[0046]圖2a至圖2g根據(jù)本發(fā)明概要描述根據(jù)本方法一個具體實施例后續(xù)制造階段期間半導(dǎo)體結(jié)構(gòu)的剖面圖；以及
[0047]圖3a至圖3d根據(jù)本發(fā)明概要描述根據(jù)本方法另一個具體實施例后續(xù)制造階段期間半導(dǎo)體結(jié)構(gòu)的剖面圖。
[0048]盡管本文所揭示的專利標(biāo)的(subject matter)易受各種改進(jìn)和替代形式所影響，其特定具體實施例仍已通過圖式中的實施例予以表示并且在本文中予以詳述。然而，應(yīng)理解的是，本文對特定具體實施例的說明其用意不在于限制本發(fā)明于所揭露的特殊形式，相反地，用意在于含括落于如申請專利范圍所界定本發(fā)明精神與范疇內(nèi)的所有改進(jìn)、均等件、以及替代。
【具體實施方式】
[0049]底下說明的是本發(fā)明的各種描述性具體實施例。為了厘清，未在本說明書中說明實際實現(xiàn)的所有特征。當(dāng)然將領(lǐng)會的是，在任何此實際具體實施例的研制中，必須施作許多實現(xiàn)特定性決策以達(dá)成研制者的特定目的，如符合系統(tǒng)相關(guān)與商業(yè)相關(guān)限制條件，其視實現(xiàn)而不同。再者，將領(lǐng)會的是，此研制計劃可能復(fù)雜且耗時，不過卻屬本技術(shù)上具有普通技能者所從事具有本揭露效益的例行事務(wù)。
[0050]現(xiàn)在將參照【專利附圖】

【附圖說明】本專利標(biāo)的。圖式中所示意的各種結(jié)構(gòu)、系統(tǒng)及裝置其目的僅在于說明而非為了以所屬領(lǐng)域技術(shù)人員所熟知的細(xì)節(jié)混淆本揭露。雖然如此，仍含括附圖以說明并且解釋本揭示的描述性實施例。應(yīng)該理解并且解讀本文的用字及詞組與所屬相關(guān)領(lǐng)域的技術(shù)人員所理解的用字及詞組具有相容的意義。術(shù)語或詞組的特殊定義，也就是，有別于所屬領(lǐng)域技術(shù)人員所理解的普通及慣用意義的定義，用意是要通過本文對于術(shù)語或詞組的一致性用法予以隱喻。就術(shù)語或詞組用意在于具有特殊意義，也就是，不同于所屬領(lǐng)域技術(shù)人員所理解的術(shù)語或詞組，的方面來說，此特殊定義將在說明書中以直接并且明確提供術(shù)語或詞組特殊定義的明確方式予以清楚提出。
[0051]應(yīng)注意的是,在適當(dāng)情況下,說明圖2a至圖2g以及圖3a至圖3d所示各個元件時用到的參考元件符號實質(zhì)對應(yīng)于以上圖1a至圖1e所示對應(yīng)的元件，不同的是，對應(yīng)特征的前置元件符號已由“I "改為“2 "或由“I "改為“3 "。例如，半導(dǎo)體裝置“100 "對應(yīng)于半導(dǎo)體裝置“200 "與“300 "，柵極絕緣層“161 "對應(yīng)于柵極絕緣層“261 "與“361 "，柵極電極“160 "對應(yīng)于柵極電極“260 "與“360 "，以此類推。因此，用于識別現(xiàn)揭專利標(biāo)的若干元件的參考元件符號名稱可示于圖2a至圖2g及/或圖3a至圖3d中，但可不在下文揭露中予以具體說明。在那些情況下，應(yīng)了解的是，圖2a至圖2g及/或圖3a至圖3d所示未在下面詳述的標(biāo)號元件與其在圖1a至圖1e中所示并且在上面所提相關(guān)揭露中所述的相稱標(biāo)號對應(yīng)件實質(zhì)對應(yīng)。
[0052]類似地，圖3a至圖3d中用到的參考元件符號實質(zhì)對應(yīng)于說明圖2a至圖2g中所示對應(yīng)元件時用到的參考元件符號，不同的是，前置元件符號已由“2 "改為“3 "。例如，圖3a至圖3d中的半導(dǎo)體合金層“304 "對應(yīng)于圖2a至圖2g中的半導(dǎo)體合金層“204 "，圖3d中的金屬硅化物層353對應(yīng)于圖2e至圖2g中的金屬硅化物層253，圖3c中的蝕刻372對應(yīng)于圖2c中的蝕刻272。
[0053]此外，應(yīng)了解的是，除非另有具體指示，如“上"、“下"、“之上"、“毗連于"、“上面"、“下面"、“上方"、“底下"、“頂部"、“底部"、“垂直"、“水平"等等可用于下面說明的相對定位性或方向性術(shù)語應(yīng)鑒于術(shù)語相對于引用圖示中組件或元件說明的標(biāo)準(zhǔn)既日用意義予以解釋。例如，參照圖2b中所示半導(dǎo)體裝置200的概要橫截面，應(yīng)了解的是，柵極電極結(jié)構(gòu)260是形成于主動區(qū)202a與半導(dǎo)體合金層204 “上面"，以及半導(dǎo)體層202位于半導(dǎo)體合金層204 “下面"或“底下"。類似地，也應(yīng)注意的是，側(cè)壁間隔物結(jié)構(gòu)263是“田比連于"柵極電極材料262的側(cè)壁而置，而在特殊情況下，間隔物結(jié)構(gòu)263在那些具體實施例中可位于柵極電極材料262的側(cè)壁“之上"，其中其它層件或結(jié)構(gòu)未插置于其之間。
[0054]圖2a至圖2g根據(jù)本發(fā)明的第一具體實施例表示半導(dǎo)體結(jié)構(gòu)200及其制造方法。
[0055]圖2a表示早期制造階段期間的半導(dǎo)體結(jié)構(gòu)200。表示的是半導(dǎo)體層202，其中主動區(qū)202a已予以建立。雖然未表示，了解的是，可在襯底之上形成半導(dǎo)體結(jié)構(gòu)200，如上面引用圖1a至圖1e所述。如引用裝置100所示，取決于總體程序及裝置要求，可代表任何適當(dāng)載子材料的襯底及半導(dǎo)體層202可形成SOI組態(tài)或主體組態(tài)。此外，可通過隔離區(qū)側(cè)向劃定多個主動區(qū)。為了方便起見，在圖2a中描述單一主動區(qū)202a。在所示的具體實施例中，主動區(qū)202a可對應(yīng)于P通道晶體管的主動區(qū)而予以形成于主動區(qū)202a之中及上面。
[0056]在一個具體實施例中，半導(dǎo)體層202包含硅。在特定具體實施例中，半導(dǎo)體層202包含單晶硅。
[0057]半導(dǎo)體層202具有上表面202u，其上通過任何合適的層件沉積技術(shù)形成通道半導(dǎo)體合金層204。半導(dǎo)體合金層204主要是提供用于調(diào)制P通道FET的功函數(shù)，從而調(diào)整其閾值電壓，如上面所述。通道半導(dǎo)體合金層204在使用FET通道區(qū)長度等于或小于32納米的柵極先制HKMG技術(shù)時尤其必要。
[0058]較佳的是，半導(dǎo)體合金層204包含鍺濃度介于10%至30%之間的硅/鍺(SiGe)。半導(dǎo)體合金層204的厚度范圍可為5至50納米，較佳是6至10納米。
[0059]在沉積半導(dǎo)體合金層204之后，將柵極電極結(jié)構(gòu)260形成于半導(dǎo)體合金層204之上，如圖2b所示。柵極電極結(jié)構(gòu)260包括柵極電極材料262，其可包含硅，例如，多晶硅。此夕卜，柵極電極結(jié)構(gòu)260在半導(dǎo)體層202主動區(qū)202a中晶體管通道區(qū)255與柵極電極材料262之間設(shè)有介電絕緣層261。如引用圖1a在上面所述，柵極電極結(jié)構(gòu)260可為現(xiàn)有的氧化物/多晶硅柵極電極。較佳的是，可根據(jù)HKMG組態(tài)以及尤其根據(jù)柵極先制HKMG技術(shù)形成柵極電極結(jié)構(gòu)260。
[0060]形成柵極電極結(jié)構(gòu)260后，可進(jìn)行一或多道布植程序，以便形成源極或漏極區(qū)的高摻雜擴(kuò)展區(qū)251e，如圖2b所示。因此，得以界定晶體管250的通道區(qū)255。
[0061]由于柵極電極結(jié)構(gòu)260是在半導(dǎo)體層202的上表面202u上已沉積半導(dǎo)體合金層204之后予以形成，故一部分半導(dǎo)體合金層204位于柵極電極結(jié)構(gòu)260下面或底下，而半導(dǎo)體合金層204的剩余部分則依然曝露于半導(dǎo)體結(jié)構(gòu)200的表面。因此，若如圖1b概要所示在結(jié)構(gòu)200的曝露表面上沉積耐火金屬層，則金屬層將與半導(dǎo)體合金層204部分形成界面。所以，上述硅化程序?qū)⑿纬?例如斷續(xù)性鎳硅化物層的)斷續(xù)性金屬硅化物。
[0062]為了避免形成對應(yīng)于晶體管源極與漏極區(qū)的斷續(xù)性鎳硅化物層，本發(fā)明提出將通道半導(dǎo)體合金層204的所有曝露部分移除。換句話說，本發(fā)明提出將半導(dǎo)體合金層204所有未位于柵極電極結(jié)構(gòu)260底下并且從而未遭受屏蔽的部分移除。
[0063]如圖2c所示，根據(jù)本發(fā)明具體實施例的方法提出在柵極電極260形成后對半導(dǎo)體結(jié)構(gòu)200的表面實施蝕刻272，以便移除半導(dǎo)體合金層204所有不在柵極電極260下面的部分。在實施蝕刻272之前，可令間隔物263稍微側(cè)向展開。尤其是，若已為了形成擴(kuò)展區(qū)251e而用合適的雜質(zhì)布植一部分半導(dǎo)體合金層204，則可擴(kuò)大間隔物263，以至于柵極電極260在半導(dǎo)體合金層204所含一部分?jǐn)U展區(qū)251上方擴(kuò)展。
[0064]蝕刻272較佳是可通過舉例如RIE之類建置良好的技術(shù)予以進(jìn)行的等向性蝕刻。可調(diào)整蝕刻272的參數(shù)，使半導(dǎo)體結(jié)構(gòu)200已移除表面層的厚度大約等于半導(dǎo)體合金層204的厚度。尤其是，根據(jù)本發(fā)明的具體實施例，得以調(diào)整蝕刻272的參數(shù)，使厚度介于6至10納米之間的表面層移除自半導(dǎo)體結(jié)構(gòu)200。因此，半導(dǎo)體合金層204是對應(yīng)于所有其不在柵極電極260底下并且未遭柵極電極260屏蔽的部分通過蝕刻272予以移除，而半導(dǎo)體層202則實質(zhì)不受蝕刻272影響，但至多對于厚度不大于約I納米的薄表面層除外。尤其是，半導(dǎo)體合金層204所有位在擴(kuò)展區(qū)251e頂部的部分都通過蝕刻272予以移除。
[0065]由于蝕刻272，半導(dǎo)體層202的表面部分得以曝露。應(yīng)領(lǐng)會的是，由于調(diào)整蝕刻272的參數(shù)，所曝露的表面理想是半導(dǎo)體層202其上先前已沉積半導(dǎo)體合金層204的相同原始上表面202u。然而，由于對蝕刻參數(shù)的容限，蝕刻272可能移除原始半導(dǎo)體層202的薄表面層，從而還有原始上表面202u。無論如何，建置良好的蝕刻程序有足夠的精確度令半導(dǎo)體層202由蝕刻272曝露的表面至多偏離半導(dǎo)體層202原始上表面202u大約I納米的距離。
[0066]進(jìn)行蝕刻272之后，制造程序流程按照現(xiàn)有方式持續(xù)進(jìn)行。
[0067]如圖2d所示，進(jìn)行蝕刻272之后，可完成或進(jìn)行源極與漏極區(qū)251的形成。尤其是，可在半導(dǎo)體層202的主動區(qū)202a中形成源極與漏極區(qū)251的深度區(qū)251d。在形成深度區(qū)251d之前，可為了符合總體程序及裝置要求而進(jìn)一步擴(kuò)大間隔物結(jié)構(gòu)263。可為了加入漏極與源極摻質(zhì)種類、或許反向摻雜的種類等等，例如通過進(jìn)行布植程序，以任何適當(dāng)?shù)闹圃觳呗詾榛A(chǔ)，形成漏極與源極區(qū)251。之后，可為了重新結(jié)晶化布植誘發(fā)型破壞并且活化摻雜劑，實施適當(dāng)?shù)耐嘶鸪绦颉Ｌ囟繐诫s種類的擴(kuò)散可能導(dǎo)因于退火程序的實施。圖2e概要表示半導(dǎo)體結(jié)構(gòu)200已進(jìn)行活化退火后的情形。
[0068]在源極與漏極區(qū)151形成后，程序流程繼續(xù)在半導(dǎo)體結(jié)構(gòu)200的表面上沉積耐火金屬層(圖未示)，如圖1b所示以及上面引用圖1b所述。耐火金屬較佳是包含鎳。
[0069]應(yīng)領(lǐng)會的是，圖2d所不在半導(dǎo)體結(jié)構(gòu)200的表面上沉積耐火金屬時,金屬僅沉積在曝露半導(dǎo)體層202的半導(dǎo)體(例如娃)的表面部分、柵極電極材料262 (例如,多晶娃)或間隔物263的介電質(zhì)上。因此，耐火金屬層無部分沉積在SiGe之類的半導(dǎo)體合金上或與如SiGe的半導(dǎo)體合金形成界面。
[0070]沉積耐火金屬層之后，實施類似于圖1b所示并引用圖1b所述熱處理180的硅化程序。圖2e表示硅化程序后的半導(dǎo)體結(jié)構(gòu)200。由于所實施的熱處理，金屬半導(dǎo)體層262b是形成于柵極電極260邊緣之上，以及金屬半導(dǎo)體層253是對應(yīng)于源極/漏極區(qū)251而形成。金屬半導(dǎo)體層253與262b較佳為鎳硅化物層，但其仍可包括其他種類。
[0071]可為了對源極與漏極區(qū)251形成一或多個接觸區(qū)而在半導(dǎo)體層202中及/或之上部分地形成金屬硅化物層253。金屬硅化物層253是毗連于半導(dǎo)體層202。因此，金屬硅化物層253與半導(dǎo)體層202形成界面，其可由結(jié)晶硅所制成。尤其是，金屬硅化物層253使得其僅與半導(dǎo)體結(jié)構(gòu)200形成界面的部分為半導(dǎo)體層200及間隔物263的底部表面部分。金屬硅化物層253無任何部分與半導(dǎo)體合金形成界面。
[0072]由于金屬半導(dǎo)體層253偏離并且空間隔離自半導(dǎo)體結(jié)構(gòu)所有含SiGe的部分，以及尤其是自半導(dǎo)體合金層204，故金屬硅化物層253內(nèi)部無鍺雜質(zhì)。因此，金屬硅化物層253在制造流程后續(xù)階段期間，將不經(jīng)受如有關(guān)先前技術(shù)已知程序所述的凝聚程序。
[0073]如圖2f所示，硅化物層253與262b形成后，在半導(dǎo)體結(jié)構(gòu)200的表面上沉積受應(yīng)力材料層221。隨后，如上面引用圖1d所述，以范圍由400至500°C的溫度實施UV固化程序282。對照所屬領(lǐng)域已知的制造方法，接觸源極與漏極區(qū)251的金屬硅化物層253未凝聚，并且未在沉積受應(yīng)力材料層221及實施UV固化282時產(chǎn)生斷續(xù)層(spotty layer)。此主要發(fā)生原因在于金屬硅化物層253中無鍺或其濃度可忽略。
[0074]圖2g表示圖2f所示后續(xù)制造程序流程階段。已在受應(yīng)力材料層221上沉積夾層介電層220。蝕刻284接著例如透過圖案化遮罩222予以實施，以便形成貫孔開口 224與226。開口 224曝露金屬半導(dǎo)體層253接觸源極與漏極區(qū)251的預(yù)定部分。另一方面，貫孔開口 226曝露金屬半導(dǎo)體層262b接觸柵極電極材料262的預(yù)定部分。
[0075]由于金屬硅化物層253具連續(xù)性并且不具有任何孔洞或切口部分，蝕刻284按照要求終止于金屬硅化物層253的上表面。依此方式，得以防止形成在晶體管250的源極與漏極區(qū)251內(nèi)部延展的接觸穿隧效應(yīng)發(fā)生。
[0076]最后，可用例如鎢之類的金屬填充貫孔開口 224與226，以便對源極與漏極區(qū)251以及對晶體管250的柵極電極材料262形成電接觸。
[0077]因此，根據(jù)本發(fā)明的第一具體實施例，提出制造P通道FET的方法，其中其包含SiGe的部分以及尤其是通道SiGe層是與半導(dǎo)體結(jié)構(gòu)上沉積的耐火金屬層完全隔離。尤其是，耐火金屬層沉積在源極與漏極區(qū)頂部的部分是與任何SiGe結(jié)構(gòu)部分完全隔離并且僅與硅形成界面。因此，在耐火金屬層硅化時，Btt連于晶體管的源極與漏極區(qū)的金屬硅化物層不含鍺。由于硅化階段后以高溫進(jìn)行加熱程序，這使接觸源極與漏極區(qū)的金屬硅化物層免于凝聚成隔離團(tuán)簇。[0078]圖3a至圖3d根據(jù)本發(fā)明概要表示本方法的第二具體實施例，其中P通道FET是根據(jù)現(xiàn)有的制造程序流程予以產(chǎn)生，以及通道半導(dǎo)體合金層的預(yù)定部分是在現(xiàn)有制造程序結(jié)束時進(jìn)行活化加熱步驟之后予以移除。
[0079]圖3a表示對應(yīng)于圖2b所示制造階段期間含P通道FET350的半導(dǎo)體結(jié)構(gòu)300。
[0080]已在半導(dǎo)體層302的上表面302u之上形成半導(dǎo)體合金層304,較佳是包含SiGe。半導(dǎo)體合金層304的厚度可落在大約5至50納米的范圍內(nèi)，以及較佳是在大約6至10納米的范圍內(nèi)。半導(dǎo)體層302，較佳是結(jié)晶硅，設(shè)有至少一其中及頂部待形成晶體管350的主動區(qū)302a。柵極電極結(jié)構(gòu)360接著已在半導(dǎo)體合金層304之上形成。柵極電極結(jié)構(gòu)360包含柵極電極材料362、絕緣層361以及任選的柵極金屬層362a。柵極電極結(jié)構(gòu)360接著受限于間隔物363。接著可如上面所述，形成晶體管350的源極與漏極區(qū)的擴(kuò)展區(qū)351e。
[0081]隨后，如圖3b所示，可擴(kuò)大間隔物363，并且可通過形成源極與漏極區(qū)351的深度區(qū)351d而完成主動區(qū)302a中的源極與漏極區(qū)351的形成。之后，如所屬領(lǐng)域已知并且如上面引用圖2d所述，可為進(jìn)行退火步驟以便活化布植于源極與漏極區(qū)351中的摻雜種類。
[0082]在活化退火之后，根據(jù)所述具體實施例的方法提出進(jìn)行蝕刻372，如圖3c所示。蝕刻372可用相同方式予以進(jìn)行，以及具有類似于圖2c所示并且引用圖2c所述蝕刻272的目的。因此，蝕刻372較佳呈等向性，以及可例如通過RIE予以進(jìn)行。得以進(jìn)行蝕刻372以至于半導(dǎo)體結(jié)構(gòu)300的需移除表面層的厚度大約等于半導(dǎo)體合金層304的厚度。因此，例如，可調(diào)整蝕刻372的參數(shù)而得以自半導(dǎo)體結(jié)構(gòu)300移除厚度介于約6至10納米之間的表面層。因此，半導(dǎo)體合金層304是對應(yīng)于所有其不在柵極電極360底下且未遭柵極電極360屏蔽的部分通過蝕刻372予以移除，而半導(dǎo)體層302實質(zhì)不受蝕刻372所影響，不同的是，對于薄表面層大部分不厚于約I納米。尤其是，通過蝕刻372移除半導(dǎo)體合金層304所有位在源極與漏極區(qū)351頂部的部分。
[0083]又，根據(jù)第二具體實施例，蝕刻372曝露半導(dǎo)體層302的表面，其如同或極靠近上已沉積半導(dǎo)體合金層304的原始上表面302u。通過說明曝露的表面“極靠近"半導(dǎo)體層的原始上表面，要了解的是，在這個及前述具體實施例中，蝕刻372無法個別移除厚于約I納米的半導(dǎo)體層302的表層。
[0084]實施蝕刻372后，舉例如圖1b中所示，在半導(dǎo)體結(jié)構(gòu)300的曝露表面上沉積耐火金屬層(圖未示)。耐火金屬層較佳是包含鎳。
[0085]接著實施圖1b中參考元件符號180所示并且引用所述的硅化步驟，以便得到金屬硅化物層件362b及353 (請參閱圖3d)。接觸源極與漏極區(qū)351的金屬硅化物層353與半導(dǎo)體層302形成寬面積界面。此外，金屬硅化物層353與半導(dǎo)體合金層304朝外曝露的側(cè)部分形成小面積界面。
[0086]按照這個方式，鍺對金屬硅化物層353的擴(kuò)散受限于金屬硅化物層353與半導(dǎo)體合金層304之間有限的界面面積。
[0087]按照類似圖1d至圖1e及圖2f至圖2g所示的方式繼續(xù)制造程序。尤其是，在半導(dǎo)體結(jié)構(gòu)300沉積受應(yīng)力材料層，并且接著如圖1d與圖2f所示實施UV固化程序。應(yīng)領(lǐng)會的是，金屬硅化物層353未因為沉積受應(yīng)力材料層及/或?qū)嵤︰V固化而凝聚成團(tuán)簇。隨后，在半導(dǎo)體結(jié)構(gòu)300上沉積夾層介電層并且接著進(jìn)行蝕刻，以便打開曝露金屬硅化物層353與362b的預(yù)定部分的貫孔開口。最后，可用例如鎢的金屬填充開口，以便對源極與漏極區(qū)以及晶體管350的柵極電極材料形成電接觸。
[0088]因此，本發(fā)明提供制造P通道FET的方法，其中SiGe是完全移除自P通道FET的源極與漏極區(qū)。按照這個方式，可對應(yīng)于源極與漏極區(qū)形成毗連并且相連于半導(dǎo)體層的金屬硅化物層。接觸源極與漏極區(qū)的金屬硅化物層從而不含鍺或其濃度可忽略，這使得其在以高溫加熱半導(dǎo)體結(jié)構(gòu)穩(wěn)定。所以，源極與漏極區(qū)之上的金屬硅化物層在硅化后以高溫進(jìn)行加熱步驟時未凝聚。
[0089]本發(fā)明尤其有利于，但不受限于，制造含通道SiGe層用于調(diào)制晶體管的功函數(shù)的P通道FETs。舉例而言，從32納米技術(shù)開始，使用柵極先制高k/金屬柵極程序的實現(xiàn)是必要的。此外，本發(fā)明在制造含通道SiGe層并且于通道區(qū)的端部的主動區(qū)中無內(nèi)嵌式SiGe的P通道FETs時找到有利的應(yīng)用。
[0090]以上所揭示的特殊具體實施例僅屬描述性，正如本發(fā)明可以所屬領(lǐng)域的技術(shù)人員所明顯知道的不同但均等方式予以改進(jìn)并且實踐而具有本文的指導(dǎo)效益。例如，前述制程步驟可用不同順序?qū)嵤?。另外，除了作為?quán)利要求書中所述，對于本文所示構(gòu)造或設(shè)計的細(xì)節(jié)無限制用意。因此，得以證實以上所揭示特殊具體實施例可予以改變或改進(jìn)并且所有此等變化皆視為落于本發(fā)明的范疇及精神內(nèi)。因此，本文所謀求的保護(hù)如權(quán)利要求書中所提。
【權(quán)利要求】
1.一種形成經(jīng)調(diào)整以形成為P通道FET的半導(dǎo)體結(jié)構(gòu)的方法，該方法包含: 形成包含至少一主動區(qū)的半導(dǎo)體層，該半導(dǎo)體層包含上表面； 在該半導(dǎo)體層的該上表面上沉積半導(dǎo)體合金層； 在該半導(dǎo)體合金層上形成柵極電極結(jié)構(gòu)； 移除該半導(dǎo)體合金層的一或多個預(yù)定部分，以便曝露該半導(dǎo)體層的一或多個表面部分；以及 形成與該半導(dǎo)體層形成界面的金屬硅化物層，該金屬硅化物層形成是在移除該半導(dǎo)體合金層的該一或多個預(yù)定部分之后進(jìn)行。
2.如權(quán)利要求1所述的方法，其中該半導(dǎo)體層包含硅。
3.如權(quán)利要求1所述的方法，其中該半導(dǎo)體合金層包含硅/鍺合金。
4.如權(quán)利要求1所述的方法，其中該半導(dǎo)體合金層具有范圍約6至10納米的厚度。
5.如權(quán)利要求1所述的方法，其中自該半導(dǎo)體合金層移除該一或多個預(yù)定部分包含該半導(dǎo)體合金層未位于該柵極結(jié)構(gòu)下面的一或多個部分。
6.如權(quán)利要求 1所述的方法，其中移除該半導(dǎo)體合金層的該一或多個預(yù)定部分的該步驟是通過等向性蝕刻予以進(jìn)行。
7.如權(quán)利要求1所述的方法，更包含在該半導(dǎo)體層的該主動區(qū)中形成源極區(qū)與漏極區(qū)。
8.如權(quán)利要求7所述的方法，其中形成該源極區(qū)與該漏極區(qū)的該步驟是在移除該半導(dǎo)體合金層的該一或多個預(yù)定部分的該步驟之前進(jìn)行。
9.如權(quán)利要求7所述的方法，其中形成該源極區(qū)與該漏極區(qū)的該步驟至少部分地于移除該半導(dǎo)體合金層的該一或多個預(yù)定部分的該步驟之后以及沉積耐火層之前進(jìn)行。
10.如權(quán)利要求7所述的方法，其中該半導(dǎo)體合金層的該一或多個預(yù)定移除部分包含該半導(dǎo)體合金層直接位在該源極區(qū)與該漏極區(qū)上的所有部分。
11.如權(quán)利要求1所述的方法，更包含在該半導(dǎo)體層的該一或多個曝露表面部分上沉積耐火金屬層，沉積該耐火金屬層的該步驟是在移除該半導(dǎo)體合金層的該一或多個預(yù)定部分的該步驟之后以及形成該金屬硅化物層的該步驟之前進(jìn)行。
12.如權(quán)利要求1所述的方法，更包含在該半導(dǎo)體結(jié)構(gòu)的所述曝露表面上沉積受應(yīng)力材料層，該受應(yīng)力材料層的該沉積是在形成該金屬硅化物層的該步驟之后進(jìn)行。
13.如權(quán)利要求12所述的方法，其中沉積受應(yīng)力材料層的該步驟后進(jìn)行UV固化。
14.如權(quán)利要求1所述的方法，更包含在該半導(dǎo)體結(jié)構(gòu)的所述曝露表面上沉積介電材料層，該介電材料層的該沉積是在形成該金屬硅化物層的該步驟之后進(jìn)行。
15.如權(quán)利要求1所述的方法，更包含形成曝露該金屬硅化物層的預(yù)定部分的多個貫孔開口。
16.如權(quán)利要求15所述的方法，更包含用一或多種導(dǎo)電材料填充該多個開口的該開□。
17.一種半導(dǎo)體裝置，其包含: 包含至少一主動區(qū)的半導(dǎo)體層，該半導(dǎo)體層包含上表面； 在該半導(dǎo)體層的該上表面上形成的半導(dǎo)體合金層； 至少部分地形成于該半導(dǎo)體合金層上的柵極電極結(jié)構(gòu)；以及為了與該半導(dǎo)體層形成界面而形成的金屬硅化物層。
18.如權(quán)利要求17所述的半導(dǎo)體裝置，其中該半導(dǎo)體材料包含硅。
19.如權(quán)利要求17所述 的半導(dǎo)體裝置，其中該半導(dǎo)體合金層包含硅/鍺合金。
【文檔編號】H01L21/283GK104037074SQ201410077243
【公開日】2014年9月10日 申請日期:2014年3月4日 優(yōu)先權(quán)日:2013年3月4日
【發(fā)明者】S·弗萊克豪斯基, R·里克特, J·亨治爾 申請人:格羅方德半導(dǎo)體公司