半導體裝置制造方法
【專利摘要】本發(fā)明抑制高頻半導體開關的耐壓降低。根據(jù)一個實施方式，半導體裝置設置有柵電極、源極區(qū)域以及漏極區(qū)域、體接觸區(qū)域、體偏置控制電極。柵電極由以第1間隔并列配置的多個第1部分、和連接多個第1部分的第2部分構成，隔著柵極絕緣膜地設置。源極區(qū)域以及漏極區(qū)域設置于多個第1部分之間。相對第2部分在與源極區(qū)域以及漏極區(qū)域相反的一側(cè)配置體接觸區(qū)域。體偏置控制電極與第2部分并列，設置于體接觸區(qū)域上，其與第2部分之間的第2間隔大于第1間隔，與體接觸區(qū)域連接。
【專利說明】半導體裝置
[0001]相關申請
[0002]本申請享受以日本專利申請2013-108033號(申請日:2013年5月22日)為基礎申請的優(yōu)先權。本申請通過參照該基礎申請而包括該基礎申請的所有內(nèi)容。

【技術領域】
[0003]本發(fā)明的實施方式涉及半導體裝置。

【背景技術】
[0004]近年來，在通彳目的接收電路、發(fā)送電路中使用的聞頻開關IC的聞性能化以及聞功能化急速發(fā)展。開發(fā)了多個通過采用使用了 SOI基板的FET來改善高頻響應性能，并能夠?qū)㈦娫措娐?、控制電路搭載于同一芯片的高頻開關1C，能夠?qū)谛⌒突蟆?br> [0005]如果在高頻開關IC中，輸入電力變大，則基于輸入信號的電壓振幅超過FET的耐壓，電流還流出到應該成為OFF狀態(tài)的FET側(cè)，輸入波形紊亂。其結(jié)果，在高頻開關電路中高次諧波失真變大。
[0006]作為抑制高次諧波失真的方法，有與基于基板電位控制的閾值控制對應的體偏置(body bias)控制技術。但是，在為了降低高頻開關IC的導通電阻而增大了 FET的總柵極寬度(Wg)的情況下，即使進行基板電位控制仍難以均勻地控制寬的體(body)區(qū)域。其結(jié)果，電流部分性地集中流出，元件溫度上升。其結(jié)果，存在高頻開關IC整體的耐壓降低這樣的問題。


【發(fā)明內(nèi)容】

[0007]本發(fā)明的實施方式提供能夠抑制耐壓降低的半導體裝置。
[0008]根據(jù)一個實施方式，半導體裝置設置有柵電極、源極區(qū)域以及漏極區(qū)域、體接觸區(qū)域、體偏置控制電極。柵電極由按照第I間隔并列配置的多個第I部分、和連接多個第I部分的第2部分構成，隔著柵極絕緣膜設置。源極區(qū)域以及漏極區(qū)域設置于多個第I部分之間。體接觸區(qū)域相對第2部分配置于與源極區(qū)域以及漏極區(qū)域相反的一側(cè)。體偏置控制電極與第2部分并列，設置于體接觸區(qū)域上,與第2部分之間的第2間隔大于第I間隔，與體接觸區(qū)域連接。

【專利附圖】

【附圖說明】
[0009]圖1是示出第I實施方式的半導體裝置的概略俯視圖。
[0010]圖2是沿著圖1的A-A線的剖面圖。
[0011]圖3是沿著圖1的B-B線的剖面圖。
[0012]圖4是示出第I實施方式的比較例的半導體裝置的概略俯視圖。
[0013]圖5 (a)是沿著圖4的C-C線的剖面圖，圖5 (b)是沿著圖4的E-E線的剖面圖。
[0014]圖6是示出第I實施方式的輸入功率與2次的高次諧波失真的關系的圖。
[0015]圖7是示出第I實施方式的輸入功率與3次的高次諧波失真的關系的圖。
[0016]圖8是示出第I變形例的半導體裝置的概略俯視圖。
[0017]圖9是示出第2實施方式的半導體裝置的概略俯視圖。
[0018]圖10是沿著圖9的F-F線的剖面圖。
[0019]圖11是示出第3實施方式的半導體裝置的概略俯視圖。
[0020]圖12是沿著圖11的G-G線的剖面圖。
[0021]圖13是示出第2變形例的半導體裝置的概略俯視圖。
[0022]圖14是示出第4實施方式的半導體裝置的概略俯視圖。
[0023]圖15是沿著圖14的H-H線的剖面圖。
[0024]圖16是示出第3變形例的半導體裝置的概略俯視圖。
[0025]圖17是示出第4變形例的半導體裝置的剖面圖。

【具體實施方式】
[0026]以下，參照附圖，說明本發(fā)明的實施方式。
[0027](第I實施方式)
[0028]首先，參照附圖，說明第I實施方式的半導體裝置。圖1是示出半導體裝置的概略俯視圖。圖2是沿著圖1的A-A線的剖面圖。圖3是沿著圖1的B-B線的剖面圖。圖4是示出比較例的半導體裝置的概略俯視圖。圖5 (a)是沿著圖4的C-C線的剖面圖、圖5 (b)是沿著圖4的E-E線的剖面圖。在本實施方式中，在高頻半導體開關中應用的MOSFET中設置體接觸區(qū)域，針對多指條構造的柵電極的連接部并列地配置體偏置控制電極，從而抑制了耐壓降低。
[0029]如圖1所示，作為半導體裝置的高頻開關FET部90設置有將周圍用元件分離區(qū)域(STI shallow trench isolat1n,淺溝道隔離)2分離了的具有矩形形狀的元件形成區(qū)域
I。元件形成區(qū)域I具有SDG (源極？漏極？柵極)區(qū)域3、體接觸區(qū)域4、以及體偏置控制電極5。高頻開關FET部90是構成高頻開關IC的多指條型的FET。
[0030]在SDG區(qū)域3中，設置有柵電極11、源極區(qū)域12、漏極區(qū)域13，該柵電極11并列地配置直線狀的柵極指條18 (第I部分)并具有連接多個柵極指條18的連接部19 (第2部分)，該源極區(qū)域12被柵極指條18以及連接部19分離，該漏極區(qū)域13被柵極指條18以及連接部19分離。柵極指條18的一端部被配置成向元件分離區(qū)域(STI) 2側(cè)延伸。連接部19的兩端部被配置成向元件分離區(qū)域(STI) 2側(cè)延伸。
[0031]另外，源極區(qū)域12和漏極區(qū)域13隔著柵極指條18交替配置。為了使該配置變得明確，在圖中，將源極區(qū)域12記載為S (源極)，將漏極區(qū)域13記載為D (漏極)。
[0032]源極區(qū)域12經(jīng)由在多個接觸部16中分別埋設的通路(via)而與源電極14連接。漏極區(qū)域經(jīng)由在多個接觸部16中分別埋設的通路而與漏電極15連接。以將元件形成區(qū)域I 二分割為SDG區(qū)域3和體接觸區(qū)域4的方式，在元件形成區(qū)域I的中央部設置連接部19。
[0033]體接觸區(qū)域4與連接部19鄰接，設置于元件形成區(qū)域I的下端部。體偏置控制電極5與連接部19并列地配置，被配置成兩端部向元件分離區(qū)域(STI) 2側(cè)延伸。體接觸區(qū)域4經(jīng)由在多個接觸部17中分別埋設的通路而與體偏置控制電極5連接。
[0034]此處，為了均勻動作，將柵極指條長設定為例如小于等于ΙΟΟμπι。此處，將柵極指條根數(shù)設定為12根，但優(yōu)選根據(jù)輸入功率Pin的大小適宜設定根數(shù)。作為連接部19與體偏置控制電極5之間的間隔的引出間隔Dh (第2間隔)在任一柵極指條18中都被設定為同一間隔。
[0035]在引出電阻大于指條之間的連接電阻的情況下，提早發(fā)生鄰接的FET的體電位的上升而能夠抑制局部性的擊穿。因此，在本實施例中，將引出間隔Dh (第2間隔)設定得大于指條間隔Df (第I間隔)。另外，為了大幅抑制局部性的擊穿，優(yōu)選設定為例如2倍以上。
[0036]如圖2所示，高頻開關FET部90是使用由硅基板21、B0X層(埋入氧化膜)22、體區(qū)域23構成的SOI基板51來形成的完全耗盡型的Nch MOSFETCmetal oxide semiconductorfield effect transistor,金屬氧化物半導體場效應晶體管)。
[0037]作為N+層的漏極區(qū)域13、作為P層的體區(qū)域23、作為P+層的體接觸區(qū)域4的周圍被在BOX層(埋入氧化膜)22上形成的元件分離區(qū)域(STI) 2包圍。漏極區(qū)域13是與體區(qū)域23相反的導電類型，雜質(zhì)濃度被設定為高于體區(qū)域23。體接觸區(qū)域4是與體區(qū)域23相同的導電類型，雜質(zhì)濃度被設定為高于體區(qū)域23。
[0038]在漏極區(qū)域13上的絕緣膜25形成多個接觸部16，通路26被埋設成覆蓋接觸部
16。漏電極15經(jīng)由多個通路26而與漏極區(qū)域13連接。在體區(qū)域23上，層疊形成有柵極絕緣膜24以及柵電極11的連接部19。在體接觸區(qū)域4上的絕緣膜25形成多個接觸部17，通路27被埋設成覆蓋接觸部17。體偏置控制電極5經(jīng)由多個通路27而與體接觸區(qū)域4連接。
[0039]如圖3所示，高頻開關FET部90在體區(qū)域23上分別層疊形成有柵極絕緣膜24以及柵電極11的柵極指條18、柵極絕緣膜24以及柵電極11的連接部19。
[0040]通過圖1至3所示的構造，以及通過將引出間隔Dh設定為大于指條間隔Df，從而在高頻開關FET部90中體電位局部性地上升了的情況下,體電位的上升通過引出區(qū)域(體接觸區(qū)域4)所具有的電阻，迅速地從控制端子傳播到鄰接的FET。體電位的上升對周邊的FET造成影響，使寬的范圍的FET的閾值電壓(Vth)發(fā)生變動。其結(jié)果，并非由局部性的耐壓降低所致的擊穿，而是能夠僅抑制為在寬的范圍內(nèi)流入微少的電流。在寬的范圍內(nèi)Vth變動迅速地傳播，所以局部性的溫度上升被大幅抑制，能夠?qū)⒕哂袑挼臇艠O長(Wg)的多指條型的高頻開關FET部90整體的耐壓保持得較高。
[0041]如圖4所示，在作為半導體裝置的比較例的高頻開關FET部100中，元件形成區(qū)域I具有SDG區(qū)域3、體區(qū)域23、體接觸區(qū)域4、以及體偏置控制電極5。高頻開關FET部100是構成高頻開關IC的多指條型的FET。
[0042]SDG區(qū)域3設置有并列地配置的多個柵電極11的柵極指條18、由柵極指條18分離的源極區(qū)域12 (在圖中記載為S)、由柵極指條18分離的漏極區(qū)域13 (在圖中記載為D)。柵電極11的連接部19連接多個柵極指條18，與SDG區(qū)域3相離地設置于元件分離區(qū)域(STI)上。
[0043]體區(qū)域23與源極區(qū)域12、漏極區(qū)域13、以及柵極指條18鄰接地，設置于元件形成區(qū)域I的上部。體接觸區(qū)域4以與柵電極11的連接部19對置的方式，配置于體區(qū)域23的中央部。體接觸區(qū)域4的寬度被設定為比柵電極11的連接部19更窄。
[0044]體偏置控制電極5經(jīng)由在多個接觸部17中分別埋設的通路27而與體接觸區(qū)域4連接。比較例的高頻開關FET部100相比于本實施方式的高頻開關FET部90，接觸部17的數(shù)量更少。具體而言，相對于比較例的高頻開關FET部100的接觸部17的數(shù)量是7，本實施方式的高頻開關FET部90的接觸部17的數(shù)量是25個。
[0045]如圖5 (a)所示，在端部側(cè)的柵極指條18中，在體區(qū)域23上層疊形成有柵極絕緣膜24以及柵電極11的柵極指條18。在圖中的左側(cè)的體區(qū)域23中，未設置體接觸區(qū)域4。
[0046]如圖5 (b)所示，在中央部側(cè)的柵極指條18中，在體區(qū)域23上層疊形成有柵極絕緣膜24以及柵電極11的柵極指條18。在圖中的左側(cè)的體區(qū)域23中，設置有體接觸區(qū)域
4、接觸部17、通路27、以及體偏置控制電極5。體偏置控制電極5經(jīng)由通路27而與體接觸區(qū)域4連接。
[0047]在比較例的高頻開關FET部100中，關于柵極指條18與體偏置控制電極5之間的間隔，根據(jù)柵極指條18的位置而被設定為不同的間隔，未針對多個柵極指條18等距離地配置體接觸區(qū)域4。另外，關于引出間隔，在中央部側(cè)未被設定為大于指條間隔，在端部側(cè)被設定為大于指條間隔。因此，關于局部性地發(fā)生的擊穿，通過局部性的溫度上升、以及溫度上升所致的Vth的降低，最終導致伴隨大電流的擊穿。
[0048]接下來,參照附圖，說明高頻開關IC的高次諧波失真(harmonic distort1n)。圖6是示出輸入功率(Pin)與2次的高次諧波失真(2nd Harmonics)的關系的圖。圖7是示出輸入功率(Pin)與3次的高次諧波失真(3rd Harmonics)的關系的圖。圖6以及圖7中的實線(a)是本實施方式的特性、虛線(b)是比較例的特性。
[0049]此處，電源電壓(Vdd)被設定為3V、輸入頻率(fin)被設定為1.9GHz、高頻開關IC的總柵極長(Wg)被設定為4mm、本實施方式中的引出間隔Dh/指條間隔Df被設定為2.5。
[0050]如圖6所示，在比較例(虛線(b))中Pin增加，如果達到大于等于34dBm，則2次的高次諧波失真急劇增大。相對于此，在本實施方式(實線(a))中，2次的高次諧波失真不增加直至Pin為36dBm，如果大于36dBm，則2次的高次諧波失真增大。即，在本實施方式中，能夠相比比較例而大幅抑制2次的高次諧波失真。具體而言，在Pin是36dBm的情況下，相比于比較例能夠?qū)?次的高次諧波失真抑制30dBc。另外，關于2次的高次諧波失真，導通FET的導通電阻的非線性分量被認為是主要要因。
[0051]如圖7所示，在比較例(虛線(b))中，Pin增加，如果達到大于等于32dBm，則3次的高次諧波失真急劇增大。相對于此，在本實施方式(實線(a))中，3次的高次諧波失真的增加被抑制直至Pin為34dBm，如果大于34dBm，則3次的高次諧波失真增大。即，在本實施方式中，相比于比較例，能夠大幅抑制3次的高次諧波失真。具體而言，在Pin是34dBm的情況下，相比于比較例能夠?qū)?次的高次諧波失真抑制12dBc，在Pin是36dBm的情況下，相比于比較例能夠?qū)?次的高次諧波失真抑制25dBc。另外，關于3次的高次諧波失真，截止FET的截止電容的非線性分量被認為是主要要因。
[0052]如上所述，本實施方式的高頻開關FET部90是多指條型的FET，設置有將周圍用元件分離區(qū)域(STI) 2分離的元件形成區(qū)域I。元件形成區(qū)域I具有SDG區(qū)域3、體接觸區(qū)域4、以及體偏置控制電極5。以將SDG區(qū)域3和體接觸區(qū)域4 二分割的方式，在元件形成區(qū)域I的中央部設置連接部19。連接部19連接并列地配置的多個柵極指條18。相對連接部19并列地配置與體接觸區(qū)域4連接的體偏置控制電極5。作為連接部19與體偏置控制電極5之間的間隔的引出間隔Dh被設定為大于指條間隔Df。
[0053]因此，鄰接的FET的體電位的上升相比以往更早地發(fā)生而能夠抑制局部性的擊穿，能夠抑制局部性的溫度上升。因此，能夠?qū)⒏哳l開關FET部90整體的耐壓保持得較高。另外，能夠大幅抑制聞次諧波失真。
[0054]另外，在本實施方式的高頻開關FET部90中，將連接部19設置于柵極指條18的一端部，但不限于此。例如，也可以如圖8所示的第I變形例的高頻開關FET部90a那樣，將連接部設置于柵極指條18的一端部以及另一端部。具體而言，元件形成區(qū)域Ia具有SDG區(qū)域3、體接觸區(qū)域4、體接觸區(qū)域4a、體偏置控制電極5、以及體偏置控制電極5a。
[0055]SDG區(qū)域3設置有由并列地配置的多個柵極指條18和連接柵極指條18的連接部19以及19a構成的柵電極11、由柵極指條18和連接部19以及19a分離的源極區(qū)域12、及由柵極指條18和連接部19以及19a分離的漏極區(qū)域13。連接部19設置于柵極指條18的一端，連接部19a設置于柵極指條18的另一端。相對連接部19a并列地配置與體接觸區(qū)域4a連接的體偏置控制電極5a。作為連接部19a與體偏置控制電極5a之間的間隔的引出間隔Dh被設定為大于指條間隔Df。
[0056]第I變形例的高頻開關FET部90a設置有體偏置控制電極5以及體偏置控制電極5a，所以相比于本實施方式的高頻開關FET部90，能夠抑制局部性的溫度上升。
[0057](第2實施方式)
[0058]接下來，參照附圖，說明第2實施方式的半導體裝置。圖9是示出半導體裝置的概略俯視圖。圖10是沿著圖9的F-F線的剖面圖。在本實施方式中，將體接觸區(qū)域設為與體區(qū)域不同的導電類型，體區(qū)域和體接觸區(qū)域構成PN 二極管。
[0059]以下，對與第I實施方式相同的構成部分，附加同一符號而省略其部分的說明，僅說明不同的部分。
[0060]如圖9所示，作為半導體裝置的高頻開關FET部91設置有將周圍用元件分離區(qū)域(STI) 2分離的具有矩形形狀的元件形成區(qū)域lb。元件形成區(qū)域Ib具有SDG區(qū)域3、體接觸區(qū)域31、以及體偏置控制電極5。高頻開關FET部91是構成高頻開關IC的多指條型的FET。
[0061]體偏置控制電極5經(jīng)由在多個接觸部17中分別埋設的通路而與體接觸區(qū)域31連接。作為連接部19與體偏置控制電極5之間的間隔的引出間隔Dh被設定為大于指條間隔Df0
[0062]如圖10所示，高頻開關FET部91在體區(qū)域23上分別層疊形成有柵極絕緣膜24以及柵電極11的柵極指條18、柵極絕緣膜24以及柵電極11的連接部19。在圖中的右端部，在與體區(qū)域23相接的體接觸區(qū)域31上，設置了體偏置控制電極5。體偏置控制電極5經(jīng)由在接觸部17中埋設的通路27而與體接觸區(qū)域31連接。
[0063]體接觸區(qū)域31具有與體區(qū)域23相反的導電類型，其雜質(zhì)濃度被設定為高于體區(qū)域23。此處，體區(qū)域23是P層，體接觸區(qū)域31是N+層，體區(qū)域23和體接觸區(qū)域31構成
PN+二極管。
[0064]通過將體接觸區(qū)域31設為與源極區(qū)域12以及漏極區(qū)域13相同的N+層，無需形成第I實施方式中的體接觸區(qū)域4 (P+層)，相比第I實施方式能夠削減工序數(shù)。
[0065]如果將體區(qū)域23和體接觸區(qū)域31設為PN+ 二極管結(jié)構，則為了控制體電位，需要施加比第I實施方式低了導通電壓量的電壓。因此，優(yōu)選對體偏置控制電極5也施加對柵電極11施加的電壓。
[0066]如果對柵電極11和體偏置控制電極5施加相同的電壓(即，使柵電極11和體偏置控制電極5電連接)，則體偏置控制電極5被偏置為正電壓，所以PN+ 二極管成為逆偏置。
[0067]如上所述，本實施方式的高頻開關FET部91設置有將周圍用元件分離區(qū)域(STI)2分離的元件形成區(qū)域lb。元件形成區(qū)域Ib具有SDG區(qū)域3、體接觸區(qū)域31、以及體偏置控制電極5。體區(qū)域23和體接觸區(qū)域31構成PN+二極管。柵電極11和體偏置控制電極5被電連接。
[0068]因此，體偏置控制電極5被偏置為正電壓，所以PN+二極管成為逆偏置，能夠自動地避免對外部電路的影響，作為結(jié)果，作為高頻開關1C，能夠相比第I實施方式簡化電路結(jié)構。另外，無需形成P+層，能夠削減工序數(shù)。
[0069](第3實施方式)
[0070]接下來，參照附圖，說明第3實施方式的半導體裝置。圖11是示出半導體裝置的概略俯視圖。圖12是沿著圖11的G-G線的剖面圖。在本實施方式中，體接觸區(qū)域被體區(qū)域二分割。
[0071]以下，對與第I實施方式相同的構成部分，附加同一符號而省略其部分的說明，僅說明不同的部分。
[0072]如圖11所示，作為半導體裝置的高頻開關FET部92設置有將周圍用元件分離區(qū)域(STI) 2分離的具有矩形形狀的元件形成區(qū)域1C。元件形成區(qū)域Ic具有SDG區(qū)域3、體接觸區(qū)域32a、體接觸區(qū)域32b、體區(qū)域23、以及體偏置控制電極5。高頻開關FET部92是構成高頻開關IC的多指條型的FET。
[0073]體區(qū)域23將體接觸區(qū)域二分割為體接觸區(qū)域32a (第I體接觸區(qū)域)和體接觸區(qū)域32b (第2體接觸區(qū)域)。相對柵電極11的連接部19，并列地配置體接觸區(qū)域32a、體區(qū)域23、以及體接觸區(qū)域32b。
[0074]體接觸區(qū)域32a的一個長端側(cè)與柵電極11的連接部19鄰接，另一個長端側(cè)與體區(qū)域23相接，配置于元件形成區(qū)域Ic的上端部。體接觸區(qū)域32b的一個長端側(cè)與體區(qū)域23相接，另一個長端側(cè)與元件分離區(qū)域(STI) 2相接，配置于元件形成區(qū)域Ic的下端部。
[0075]體偏置控制電極5設置于體接觸區(qū)域32b上。體偏置控制電極5經(jīng)由在多個接觸部17中分別埋設的通路27而與體接觸區(qū)域32b連接。
[0076]如圖12所示，高頻開關FET部92在體區(qū)域23上分別層疊形成有柵極絕緣膜24以及柵電極11的柵極指條18、柵極絕緣膜24以及柵電極11的連接部19。在圖中的右端部，在BOX層(埋入氧化膜)22上，設置與柵極正下的體區(qū)域23相接的體接觸區(qū)域32a。在BOX層(埋入氧化膜)22上，設置體接觸區(qū)域32b。
[0077]在體接觸區(qū)域32a與體接觸區(qū)域32b之間設置體區(qū)域23。體接觸區(qū)域32a和體接觸區(qū)域32b是與體區(qū)域23相同的導電類型，其雜質(zhì)濃度被設定為高于體區(qū)域23。體偏置控制電極5經(jīng)由通路27而與體接觸區(qū)域32b連接。
[0078]在本實施方式中，在體接觸區(qū)域32a與體接觸區(qū)域32b之間設置雜質(zhì)濃度低的體區(qū)域23。因此，能夠比第I實施方式更迅速地將體電位傳播到鄰接的FET。
[0079]如上所述，本實施方式的高頻開關FET部92設置有將周圍用元件分離區(qū)域(STI)2分離的元件形成區(qū)域lc。元件形成區(qū)域Ic具有SDG區(qū)域3、體接觸區(qū)域32a、體接觸區(qū)域32b、體區(qū)域23、以及體偏置控制電極5。在體接觸區(qū)域32a與體接觸區(qū)域32b之間設置雜質(zhì)濃度低的體區(qū)域23。
[0080]因此，不僅是鄰接FET，而且還能夠使電荷迅速地移動到很多的FET，能夠進一步抑制高頻開關FET部92的電壓上升，能夠?qū)⒏哳l開關FET部92整體的耐壓保持得較高。另夕卜，能夠使引出間隔Dh相比第I實施方式縮短。
[0081]另外，在本實施方式中，設置了由P+層構成的體接觸區(qū)域32a以及體接觸區(qū)域32b，但不限于此。例如，也可以如圖13所示的第2變形例的高頻開關FET部92b那樣，設置由N層34進行二分割的由N+層構成的體接觸區(qū)域33a以及體接觸區(qū)域33b。
[0082]另外，也可以將由體接觸區(qū)域32a、體區(qū)域23、以及體接觸區(qū)域32b構成的部分整體設為P+層，對連接部19側(cè)的體接觸區(qū)域以及體偏置控制電極5側(cè)的體接觸區(qū)域的表面進行硅化物化而設為低電阻。
[0083](第4實施方式)
[0084]接下來，參照附圖，說明第4實施方式的半導體裝置。圖14是示出半導體裝置的概略俯視圖。圖15是沿著圖14的H-H線的剖面圖。在本實施方式中，體接觸區(qū)域被體區(qū)域二分割，在體區(qū)域上層疊形成有柵極絕緣膜以及引出電阻控制電極。
[0085]以下，對與第3實施方式相同的構成部分，附加同一符號而省略其部分的說明，僅說明不同的部分。
[0086]如圖14所示，作為半導體裝置的高頻開關FET部93設置有將周圍用元件分離區(qū)域(STI) 2分離的具有矩形形狀的元件形成區(qū)域Id。元件形成區(qū)域Id具有SDG區(qū)域3、體接觸區(qū)域32a、體接觸區(qū)域32b、引出電阻控制電極41(第I控制電極)、以及體偏置控制電極
5。高頻開關FET部93是構成高頻開關IC的多指條型的FET。引出電阻控制電極41 (第I控制電極)將體接觸區(qū)域二分割為體接觸區(qū)域32a和體接觸區(qū)域32b。
[0087]如圖15所示，高頻開關FET部93在體區(qū)域23上分別層疊形成有柵極絕緣膜24以及柵電極11的柵極指條18、柵極絕緣膜24以及柵電極11的連接部19。在圖中的右端部，在BOX層(埋入氧化膜)22上，設置與柵極正下的體區(qū)域23相接的體接觸區(qū)域32a。在BOX層(埋入氧化膜)22上，設置體接觸區(qū)域32b。在體接觸區(qū)域32a與體接觸區(qū)域32b之間的體區(qū)域23上，層疊形成有柵極絕緣膜24以及引出電阻控制電極41。
[0088]在本實施方式中，也可以將引出電阻控制電極41固定為接地電位，但也可以供給柵極電壓。在該情況下，體接觸區(qū)域32a、體區(qū)域23、體接觸區(qū)域32b、柵極絕緣膜24、以及引出電阻控制電極41成為常開型Pch MOSFET構造。
[0089]另外，以在元件形成區(qū)域I的兩端部延伸的方式，與連接部19并列地形成體偏置控制電極5，但不限于此。例如，也可以如圖16所示的第3變形例的高頻開關FET部93a那樣，比第3實施方式的體偏置控制電極5縮小地配置形成體偏置控制電極5b。具體而言，與引出電阻控制電極41并列地，在元件形成區(qū)域Ie的左端部，配置體偏置控制電極5b。通過縮小體偏置控制電極，能夠使高頻開關IC小型化。
[0090]如上所述，本實施方式的高頻開關FET部93設置有將周圍用元件分離區(qū)域(STI)2分離的元件形成區(qū)域Id。元件形成區(qū)域Id具有SDG區(qū)域3、體接觸區(qū)域32a、體接觸區(qū)域32b、引出電阻控制電極41、以及體偏置控制電極5。體接觸區(qū)域32a、體區(qū)域23、體接觸區(qū)域32b、柵極絕緣膜24、以及引出電阻控制電極41成為常開型Pch MOSFET構造。
[0091]因此，在施加了截止時的負電壓的情況下，該常開型Pch MOSFET的導通電阻增加，在施加了導通時的正電壓的情況下，該常開型Pch MOSFET成為截止狀態(tài)。因此，產(chǎn)生不需要導通時的體偏置控制的切換這樣的優(yōu)點。
[0092]另外，能夠抑制在導通時RF信號向體偏置控制電路側(cè)泄漏，所以能夠謀求改善導通時的特性。
[0093]另外，也可以如圖17的第4變形例的高頻開關FET部93b那樣，將體區(qū)域23 (P層)變更為N層34。在該情況下，另外需要對控制引出電阻的FET (在圖中為由柵極絕緣膜
24、引出電阻控制電極41、體接觸區(qū)域32a、N層34、以及體接觸區(qū)域32b構成的常關型PchMOSFET)的導通電阻進行控制的電壓發(fā)生電路，但能夠?qū)⒖刂企w偏置控制電極5的控制電路從FET切斷。
[0094]因此，相比以往，能夠抑制高頻信號向控制電路側(cè)的泄漏、失真源。
[0095]另外，也可以在第2變形例的N層34上層疊形成柵極絕緣膜24以及引出電阻控制電極41。在該情況下，需要對引出電阻控制電極41施加與柵電極11相反的特性的電壓，但在高頻開關IC中導通/截止用的電壓都有準備，所以無需增設新的電路。
[0096]雖然說明了本發(fā)明的幾個實施方式，但這些實施方式僅作為例示而提出，并未意在限定發(fā)明的范圍。這些新的實施方式能夠通過其他各種方式實施，能夠在不脫離發(fā)明的要旨的范圍內(nèi)，進行各種省略、置換、變更。這些實施方式、其變形包含于發(fā)明的范圍、要旨內(nèi)，并且包含于權利要求書記載的發(fā)明和其均等的范圍內(nèi)。
【權利要求】
1.一種半導體裝置，其特征在于，具備: 柵電極，由以第I間隔并列配置的多個第I部分、和連接所述多個第I部分的第2部分構成，隔著柵極絕緣膜地設置； 源極區(qū)域以及漏極區(qū)域，設置于所述多個第I部分之間； 體接觸區(qū)域，相對所述第2部分配置于與所述源極區(qū)域以及漏極區(qū)域相反的一側(cè)；以及 體偏置控制電極，與所述第2部分并列，且設置于所述體接觸區(qū)域上，與所述第2部分之間的第2間隔大于所述第I間隔，與所述體接觸區(qū)域連接。
2.根據(jù)權利要求1所述的半導體裝置，其特征在于， 在由硅基板、埋入氧化膜、以及體區(qū)域構成的SOI基板的所述體區(qū)域形成有元件形成區(qū)域。
3.根據(jù)權利要求2所述的半導體裝置，其特征在于， 所述體接觸區(qū)域是與所述體區(qū)域相同的導電類型，所述體接觸區(qū)域的雜質(zhì)濃度高于所述體區(qū)域。
4.根據(jù)權利要求2所述的半導體裝置，其特征在于， 所述體接觸區(qū)域是與所述體區(qū)域相反的導電類型，所述體接觸區(qū)域的雜質(zhì)濃度高于所述體區(qū)域，所述體接觸區(qū)域與所述體區(qū)域一起形成PN 二極管。
5.根據(jù)權利要求3所述的半導體裝置，其特征在于， 所述體接觸區(qū)域通過所述體區(qū)域分離為第I體接觸區(qū)域以及第2體接觸區(qū)域，所述第I體接觸區(qū)域與所述第2部分鄰接，在與所述第2部分并列并相離的所述第2體接觸區(qū)域上設置所述體偏置控制電極。
6.根據(jù)權利要求5所述的半導體裝置，其特征在于， 在第I體接觸區(qū)域以及第2體接觸區(qū)域之間的所述體區(qū)域上隔著所述柵極絕緣膜設置第I控制電極。
7.根據(jù)權利要求4所述的半導體裝置，其特征在于， 所述體接觸區(qū)域是與所述體區(qū)域相反的導電類型，并通過雜質(zhì)濃度比所述體接觸區(qū)域低并且導電類型與所述體接觸區(qū)域相同的半導體層，分離為第I體接觸區(qū)域以及第2體接觸區(qū)域，所述第I體接觸區(qū)域與所述第2部分鄰接，在與所述第2部分并列并相離的所述第2體接觸區(qū)域上設置所述體偏置控制電極。
8.根據(jù)權利要求1至7中的任意一項所述的半導體裝置，其特征在于， 所述第2間隔比所述第I間隔大2倍以上。
9.根據(jù)權利要求1至7中的任意一項所述的半導體裝置，其特征在于， 所述半導體裝置被應用于高頻半導體開關。
【文檔編號】H01L29/78GK104183628SQ201410031140
【公開日】2014年12月3日 申請日期:2014年1月23日 優(yōu)先權日:2013年5月22日
【發(fā)明者】杉浦政幸 申請人:株式會社東芝