集成電路裸片的制作方法
【專利摘要】根據(jù)本實用新型的一個方面，提供一種集成電路裸片，包括：半導體襯底；所述半導體襯底中的多個晶體管；位于所述半導體襯底之上的第一金屬跡線和第二金屬跡線；在所述第一金屬跡線和所述第二金屬跡線之上的第一金屬間電介質層；在所述第一金屬間電介質層中的第一孔隙；在所述第一孔隙中的導電材料；以及在所述導電材料中的第二孔隙，所述第二孔隙通過所述導電材料限定彼此隔離的第一導電插塞和第二導電插塞，所述第一導電插塞與所述第一金屬跡線電接觸，所述第二導電插塞與所述第二金屬跡線電接觸。
【專利說明】集成電路裸片
【技術領域】
[0001]本公開涉及集成電路設計的領域。本公開更具體地涉及在集成電路裸片內(nèi)的金屬互連。
【背景技術】
[0002]隨著集成電路技術持續(xù)縮小尺寸至更小的技術節(jié)點，線互連的后端工藝變得非常有挑戰(zhàn)性且難以實現(xiàn)。使用諸如雙圖案化之類的復雜圖案化方案來提供越來越小的互連特征部。由于集成電路內(nèi)的過孔和金屬線變得越來越小且越來越靠近，在集成電路內(nèi)可能出現(xiàn)許多問題。這些問題可以包括在制造期間光刻掩膜的對準困難以及集成電路的壽命期間的與時間有關的電擊穿和電遷移。
實用新型內(nèi)容
[0003]鑒于前述【背景技術】，因此本實用新型的目的在于提供一種至少部分地克服上述技術問題的技術方案。
[0004]根據(jù)本實用新型的一個方面，提供一種集成電路裸片，包括:半導體襯底；所述半導體襯底中的多個晶體管；位于所述半導體襯底之上的第一金屬跡線和第二金屬跡線；在所述第一金屬跡線和所述第二金屬跡線之上的第一金屬間電介質層；在所述第一金屬間電介質層中的第一孔隙；在所述第一孔隙中的導電材料；以及在所述導電材料中的第二孔隙，所述第二孔隙通過所述導電材料限定彼此隔離的第一導電插塞和第二導電插塞，所述第一導電插塞與所述第一金屬跡線電接觸，所述第二導電插塞與所述第二金屬跡線電接觸。
[0005]優(yōu)選地，所述集成電路裸片包括在所述第二孔隙中的在所述第一導電插塞和所述第二導電插塞的側壁上的密封電介質層，所述密封電介質層是與所述第一金屬間電介質層不同的材料。
[0006]優(yōu)選地，所述密封電介質層在所述第一導電插塞和所述第二導電插塞之間的所述第二孔隙中限定了中空空間。
[0007]優(yōu)選地，所述集成電路裸片包括在所述第一金屬間電介質層和所述密封電介質層之上的第二金屬間電介質層。
[0008]優(yōu)選地，所述密封電介質層包括氮化硅。
[0009]優(yōu)選地，所述導電材料是銅。
[0010]優(yōu)選地，所述集成電路裸片包括:第二金屬間電介質層，所述第二金屬間電介質層位于所述第一金屬跡線和所述第二金屬跡線之上并且位于所述第一金屬間電介質層之下；在所述第一金屬跡線和所述第二金屬跡線之上的所述第二金屬間電介質層上形成第三金屬跡線和第四金屬跡線；以及通過刻蝕所述第一金屬間電介質層和所述第二金屬間電介質層來形成所述第一孔隙。
[0011]通過使用根據(jù)本實用新型的實施例可以至少獲得部分的對應有益效果?！緦＠綀D】

【附圖說明】
[0012]圖1是根據(jù)一個實施例的集成電路裸片的截面圖。
[0013]圖2是根據(jù)一個實施例的在第一金屬間電介質層中形成了第一溝槽的集成電路裸片的截面圖。
[0014]圖3是根據(jù)一個實施例的在第一溝槽中打開了更多溝槽的集成電路裸片的截面圖。
[0015]圖4是根據(jù)一個實施例的具有沉積在溝槽中的阻擋層的集成電路裸片的截面圖。
[0016]圖5是根據(jù)一個實施例的具有填充溝槽的導電材料的集成電路裸片的截面圖。
[0017]圖6是根據(jù)一個實施例的導電材料被平坦化的集成電路裸片的截面圖。
[0018]圖7A是根據(jù)一個實施例的具有在限定金屬插塞的導電材料中刻蝕的第三溝槽的集成電路裸片的截面圖。
[0019]圖7B是根據(jù)替選實施例的具有在限定金屬插塞的導電材料中刻蝕的第三溝槽的集成電路裸片的截面圖。
[0020]圖8是根據(jù)一個實施例的保護電介質層形成在金屬插塞上和在第三溝槽的側壁上之后的集成電路裸片的截面圖。
[0021]圖9是根據(jù)一個實施例的保護電介質層形成在金屬插塞上和填充第三溝槽之后的集成電路裸片的截面圖。
[0022]圖1OA是根據(jù)一個實施例的具有包括雙足分支結構的金屬互連的集成電路裸片的截面圖。
[0023]圖1OB是根據(jù)替選實施例的具有包括雙足分支結構的金屬互連的集成電路裸片的截面圖。
【具體實施方式】
[0024]圖1是包括半導體襯底32和電介質層36的集成電路裸片30的截面圖。晶體管34形成在襯底32中。第一掩膜跡線38a和38b形成在襯底32上。每個金屬跡線38a、38b由薄阻擋層40加襯。第一金屬跡線38a和38b以及電介質層36被覆蓋在電介質覆蓋層42中。雖然在圖1中示出了六個第一金屬跡線，但是在本文中僅僅標出了兩個第一金屬跡線38a 和 38b ο
[0025]電介質層36在圖1中示出為單層，然而實際上，電介質層36可以包括設置在其中形成了晶體管34的半導體襯底32的頂部上的導電層和電介質層。盡管沒有示出，但是在電介質層36之下的電介質層中可以形成其它的金屬跡線、過孔和信號線。第一金屬跡線38a和38b是導電信號承載線，其允許信號穿通集成電路裸片30，包括傳送至集成電路裸片30以外的晶體管34和金屬接觸，諸如接觸焊盤、焊料球或引線等。在圖1中所示的集成電路裸片30中，在第一金屬層的第一金屬跡線38a和38b之下可以存在許多沒有示出的部件。
[0026]在一個實施例中，襯底32包括半導體襯底32上的二氧化硅層、低K電介質層、氮化硅層或其它合適的電介質層。半導體襯底32例如是可以形成在晶體管34中或上的硅或其它合適的半導體層。
[0027]在一個例子中，第一金屬跡線38a和38b可以由銅形成。阻擋層40是鈦、氮化鈦、鉭、氮化鉭或其它合適的阻擋層中的一個或多個層。第一金屬跡線38a和38b例如是60-100nm的厚度。根據(jù)所實施的技術節(jié)點或最小尺度，第一金屬跡線38a和38b按照32nm、20nm或任意其它合適的距離來分隔。
[0028]在許多集成電路中，由于在加工銅線和過孔中的困難，金屬跡線由鋁形成或者鋁銅形成。然而，隨著技術節(jié)點減少到越來越小的尺度，由于銅的高導電性和其它參數(shù)，優(yōu)選將銅用于集成電路裸片中的金屬跡線和過孔。然而，可以將任意其它合適的金屬用于金屬跡線、過孔和阻擋層。
[0029]覆蓋層42例如是氮化硅或者優(yōu)選是包括碳的氮化硅層。覆蓋層42厚度處于200-500人之間。針對圖1所述的特征部，可以使用其它合適的材料和尺度。
[0030]在圖2中，在覆蓋層42上沉積了第一金屬間電介質層44。第一金屬間電介質層44例如是厚度在600-1500人之間的納米多孔電介質層。由于集成電路的特征部的尺度持續(xù)縮小，集成電路的導電特征部之間的電容開始增加。例如，由于特征部之間的距離縮小，在形成在集成電路裸片30中的金屬跡線之間的電容、或者在形成在集成電路裸片30中的金屬跡線和過孔之間的電容增加。集成電路的導電特征部之間的電容還與它們之間的材料的電介質常數(shù)成比例。為此，第一金屬間電介質層44是低K電介質層。這表示金屬間電介質層44的電介質常數(shù)相對較小。這有助于減少形成在第一金屬間電介質層44中、之上或之下的特征部之間的電容。金屬間電介質層44可以例如是多孔電介質材料，例如多孔二氧化硅或其它多孔材料。備選地，第一金屬間電介質層44可以是除了多孔電介質層以外的材料，但仍然由具有非常低的電介質常數(shù)的材料形成。
[0031 ] 在圖3中，第一金屬間電介質層44被圖案化且被刻蝕以在第一金屬間電介質層44中打開溝槽46。第一金屬間電介質層44沒有被一直刻蝕到覆蓋層42。實際上，使用基于時間的控制來刻蝕金屬間電介質層44，以選擇性刻蝕到一定深度。圖3中的溝槽46的深度例如是600人?？梢允褂梅磻x子刻蝕來打開第一金屬間電介質層44中的溝槽46?？刂品磻x子刻蝕的深度的基于時間的控制例如是步進高度先進工藝控制。這種先進工藝控制允許刻蝕進行到特定深度而不再繼續(xù)?？梢愿鶕?jù)集成電路裸片30的需要的參數(shù)，來為溝槽46選擇許多其它合適的尺度。此外，除了描述的技術以外，可以根據(jù)需要使用其它刻蝕技術來實現(xiàn)相同或相似的效果。
[0032]在圖4中，薄的阻擋層52被沉積在保護電介質層42上和溝槽46中。阻擋層52提供了阻擋來防止移動的金屬原子進入電介質層。阻擋層還用作用于后續(xù)沉積的金屬層的粘合層。阻擋層52例如是一層或多層的鈦、氮化鈦、鉭或氮化鉭。備選地，可以使用其它合適的材料來形成阻擋層52。當使用Ti和/或TiN時，阻擋層52厚度例如是4-20人。當將Ta和/或TaN用于阻擋層52時，阻擋層52厚度例如是60人。當然，可以使用其它合適的厚度和材料。
[0033]在圖5中，將厚的導電材料層54沉積在阻擋層52上和在溝槽46中。導電層54填充溝槽46且在第一金屬間電介質層44的上表面之上延伸。導電材料54與阻擋層52直接接觸。
[0034]導電材料54例如是銅。然而，也可以使用其它合適的材料來用于導電材料54?？梢允褂秒婂兒蜔o電鍍工藝來形成導電材料。具體來說，可以通過用物理氣相沉積(PVD)工藝先沉積非常薄的銅種層來沉積導電材料54。種層厚度例如是10nm。隨后是沉積約400nm厚的銅層的電鍍工藝?？梢允褂闷渌线m的工藝來沉積導電材料54。
[0035]在圖6中，已經(jīng)執(zhí)行了平坦化步驟來從保護電介質層42去除過量的導電材料。平坦化步驟例如是被配置成停止在保護電介質層42上的化學機械平坦化步驟。
[0036]在圖7A中，導電材料54被刻蝕以形成溝槽56a、56b和56c。溝槽56a、56b和56c延伸通過導電材料54和阻擋層52以暴露電介質層36。溝槽56a、56b和56c延伸通過導電材料54和阻擋層52以暴露電介質層36。在一個不例中，使用光刻技術來形成溝槽56a、56b和56c,以在導電材料54和金屬間電介質層44上形成光刻膠的圖案化掩膜。然后,執(zhí)行反應離子刻蝕，以刻蝕被圖案化掩膜暴露的位置處的導電材料54。反應離子刻蝕刻蝕通過導電材料54和阻擋層52。當電介質層36暴露時，反應離子刻蝕停止。如圖7A所示，在反應離子刻蝕停止前，少量的電介質層36也可能被刻蝕。在一個示例中，溝槽56a、56b和56c寬度為32nm，但是溝槽56a、56b和56c寬度也可以是10_50nm。
[0037]溝槽56a、56b和56c將導電材料54的相應部分彼此電隔離。具體來說，溝槽56a、56b和56c限定了多個導電插塞60a和60b以及第二金屬跡線62a和62b。導電插塞60a和60b與相應的第一金屬跡線38a和38b接觸。導電插塞60a和60b電連接至相應的第一金屬跡線38a和38b。導電插塞60a和60b與相應的第二金屬跡線62a和62b集成在一起。因此，導電插塞60a將第一金屬跡線38a與第二金屬跡線62a電連接。導電插塞60將第一金屬跡線38b與第一金屬跡線62b電連接。雖然在圖7A中沒有具體標出，其它的導電插塞將相應的第一金屬跡線連接至相應的第二金屬跡線。
[0038]第一金屬跡線38a和38b以及第二金屬跡線62a和62b是導電信號承載線,其允許信號穿通集成電路裸片30，包括傳送至集成電路裸片30以外的晶體管34和金屬接觸，諸如接觸焊盤、焊料球或引線等。盡管第一金屬跡線被描述為由第一金屬層形成而第二金屬跡線62a和62b被描述為形成在第二金屬層中，應理解也可以出現(xiàn)位于第一金屬跡線之下的其它金屬層。集成電路裸片中的第一金屬跡線38a和38b、導電插塞60a和60b、第二金屬跡線62a和62b以及其它的金屬互連允許形成在半導體襯底中的晶體管34之間的連接以及與集成電路裸片30以外的部件的連接。以此方式，電信號可以在集成電路裸片30內(nèi)傳遞。
[0039]在一個不例中，導電插塞60a和60b以及第二金屬跡線62a和62b由銅形成。在許多集成電路中，由于在加工銅線和過孔中的困難，金屬跡線由鋁形成或者鋁銅形成。然而，隨著技術節(jié)點減少到越來越小的尺度，由于銅的高導電性和其它參數(shù)，優(yōu)選將銅用于集成電路裸片中的金屬跡線和過孔。也可以將任意其它合適的金屬和其它材料用于金屬跡線、過孔和阻擋層。
[0040]第二金屬跡線62a和62b例如厚度是60_100nm。溝槽56a、56b和56c例如寬度是20nm，或者也可以根據(jù)技術節(jié)點和最小尺度來實施任意合適的寬度。
[0041]以上結合圖1-圖7描述的導電插塞60a和60b以及第二金屬跡線62a和62b的形成結合了用于先進后端工藝線互連的大馬士革工藝和減薄金屬工藝。這提供了許多優(yōu)點。
[0042]根據(jù)本公開構思形成的導電插塞60a和60b以及第二金屬跡線62a和62b相比于之前的設計具有許多優(yōu)點。
[0043]因為導電材料54沉積在圖3和4所公開的相對較寬的溝槽48a、48b和48c中，可以形成較大的銅顆粒。隨著導電材料54中的銅顆粒(grain)尺寸增加，互連結構的導電性和可靠性增加。在通過銅形成金屬互連的一些工藝中，銅被沉積到非常窄的溝槽中和形成在電介質層中的其它特征部中。因為銅被沉積成相對較窄，因此銅的顆粒尺寸相對較小。如果顆粒尺寸變得過小，則通過其形成的互連結構可能在承載電信號方面存在降低的可靠性，且甚至可能完全失效。然而，在根據(jù)本實用新型構思的工藝中，導電材料54沉積在相對較寬的特征部中，允許形成較大的銅顆粒。與具有較小銅顆粒尺寸的特征部相比，隨后通過導電材料54形成的金屬互連可以具有改善的電特性。
[0044]在先前的通過銅形成金屬互連的方法中，由于在銅襯墊中的弱臺階覆蓋，所述銅襯墊在形成銅互連結構之前經(jīng)常被拉下，金屬互連結構出現(xiàn)了弱可靠性。具體來說，在形成銅插塞和跡線之前，通常先沉積非常薄的銅種層。銅種層通常通過非常慢的物理氣相沉積工藝來沉積，所述非常慢的物理氣相沉積工藝允許薄的銅種層形成在將要沉積較厚的銅層的小溝槽和其它特征部的所有內(nèi)表面上。由于根據(jù)較小技術節(jié)點金屬互連的尺寸減少，通過種層的整個臺階覆蓋的可靠性減少。有時，種層沒有準確形成在具有較高縱橫比的溝槽的所有表面上。隨后形成在種層上的較厚銅層可能不完全地形成在具有較高縱橫比的溝槽內(nèi)。如果在這些溝槽內(nèi)的較厚的銅層由于種層的弱臺階覆蓋而形成地較差，則金屬互連可能不同正常工作，且電信號可能不能可靠地通過集成電路裸片30。
[0045]然而，根據(jù)本實用新型構思形成的金屬互連并不遭受這些相同缺點。具體來說，因為導電材料54形成在圖3所示的非常寬的溝槽48a、48b和48c中，緩解了在具有高的縱橫比的溝槽中的種層的弱臺階覆蓋的問題。因而，導電材料54完整且正確地形成在溝槽48a、48b和48c中。由此，根據(jù)本實用新型原理的通過導電材料54形成的金屬互連的物理和電學特性更具有魯棒性，且沒有出現(xiàn)先前描述的缺點。
[0046]根據(jù)本實用新型的形成金屬互連的進一步的優(yōu)點在于可以減少關鍵掩膜的數(shù)量。例如，在先前形成具有非常小特征部的金屬互連的工藝中，需要高精準的掩膜對準。通常，通過在電介質材料中刻蝕高縱橫比的過孔以暴露下面的較窄的金屬跡線，來形成接觸過孔。因為金屬跡線相對較小，即使用于形成溝槽的掩膜的較小的不對準也會造成過孔與金屬跡線的致命的不對準。通常，在現(xiàn)有工藝中使用雙光刻刻蝕來滿足對準要求。這是非常復雜且具有挑戰(zhàn)性的，且可以造成制造集成電路的更高成本和集成電路的減低的可靠性。
[0047]然而，根據(jù)本實用新型構思形成的互連并不遭受相同的缺點。具體來說，如圖6所不，在之前描述的寬溝槽48a、48b和48c中沉積的導電材料54與第一金屬跡線38a和38b完全電接觸。如圖7所示，溝槽可以形成為具有寬松的光刻要求。因為溝槽56a、56b和56c不需要暴露出非常薄的金屬跡線，可以放寬光刻要求。直接刻蝕到導電材料54中的溝槽56a、56b和56c僅需要與導電插塞60a和60b相互電隔尚。只要溝槽56a、56b和56c被對準成沒有使得一個導電插塞錯誤地接觸兩個第一金屬跡線，就符合光刻要求。
[0048]要求非常高精度的對準步驟在集成電路制造中是最昂貴的工藝。光刻要求越嚴格，對準步驟越昂貴。在如圖1-圖7A所示的根據(jù)本實用新型構思的工藝中，可以使用寬松的光刻標準。這可以減少制作集成電路裸片30的成本，并可以提高集成電路裸片30的可靠性。另外，導電插塞60a和60b、以及第二金屬跡線62a和62b在單次刻蝕步驟中并限定。這進一步減少了制造集成電路裸片30所需的掩膜數(shù)目。
[0049]盡管導電材料54被描述成銅，但是也可以使用其它導電材料。具體來說，鋁、銅和鋁的組合、金、鋁、鎢或其它合適的導電材料也可以用來形成金屬互連。
[0050]圖7B示出了一個替選實施例，其中溝槽56c形成在金屬間電介質層44的升高部分上。這說明溝槽可以以與圖7A所示方式不同的方式形成在導電材料中。如依據(jù)本實用新型對本領域技術人員而言是明顯的那樣，用于在導電材料54中形成溝槽的許多其它方式也是可能的。
[0051]在圖8中，密封電介質材料66形成在第二金屬跡線62a和62b上以及在溝槽56a、56b和56c中。具體來說，密封電介質材料66形成在溝槽56a、56b和56c的側壁上。在溝槽56a、56b和56c中留有中空空間68。這是因為在密封電介質材料66的沉積期間，電介質材料在溝槽56a、56b和56c的頂部附近聚集的更快。在溝槽56a、56b和56c的頂部通過密封電介質材料66的聚集而被封閉時，電介質材料停止在溝槽56a、56b和56c的側壁和底部上聚集。因而，電介質材料66的厚度在溝槽56a、56b和56c的底部附近比在溝槽56a、56b和56c的頂部附近要小。例如，密封電介質層66在第二金屬跡線62a和62b的頂部上的厚度為20nm，在溝槽56a、56b和56c的底部附近的側壁上厚度為約10nm。例如，密封電介質材料66與電介質覆蓋層42為相同材料。
[0052]圖8所不的密封電介質層提供了一些優(yōu)點。中空空間68在導電插塞60a和60b之間提供氣隙。這些氣隙可以顯著緩解導電插塞60a和60b之間的電容。這對盡可能減少集成電路裸片中的除了需要電容的位置處以外的、在導電插塞和金屬互連之間的電容是有益的。集成電路裸片中的金屬互連之間的電容可以造成金屬互連之間的不需要的串擾。這可以造成信號錯誤地穿過其不應穿過的金屬互連。這也可以造成電信號沒有通過其本應通過的導電特征部。由于兩個金屬結構越來越接近，它們之間的電容增加。由此，隨著集成電路裸片上的特征部變得越來越小，電容由于金屬結構變得彼此更加接近而增加。兩個導電結構之間的電容隨著它們之間的材料的電介質常數(shù)減少而減少。因此，一種減少金屬互連結構之間的電容的方法是減少它們之間的材料的電介質常數(shù)。為此，通常使用極低K值的電介質材料作為金屬層之間的金屬間電介質層。空氣具有比極低K值的電介質材料更低的電介質常數(shù)?？諝獾碾娊橘|常數(shù)大約為I。因此，利用空氣填充導電插塞60a和60b之間的空間是有益的。這減少了導電插塞60a和60b之間的電容，并提高了金屬互連結構的電特性的可靠性。
[0053]具有密封電介質層66的進一步的優(yōu)點在于:可以保護導電插塞和金屬跡線的電磁特性。由于信號和電流流經(jīng)集成電路裸片的導電插塞和金屬跡線，存在包圍插塞和金屬跡線的電介質材料隨著時間而退化的風險。當在大多數(shù)情況下電介質材料是極低K值的電介質材料時，這個問題最為突出。由于電介質材料擊穿，金屬原子可以從導電插塞和金屬跡線擴散到電介質材料。然而，由于圖8的導電插塞60a、60b以及第二金屬跡線62a、62b被密封在密封電介質層66中，可以緩解電遷移和電介質擊穿的問題。
[0054]如上所述，密封電介質層66是比通常使用在金屬間電介質層中的材料更具有魯棒性的電介質材料。具體來說，密封電介質層66由氮化娃或包括具有氮和碳的娃的其它電介質材料形成。這種材料更難于被擊穿且將不允許發(fā)生電遷移。如以下將進一步詳細討論的那樣，在替選實施例中，第二金屬跡線62a、62b可以被徹底地密封在密封電介質層66中。
[0055]盡管圖8中沒有示出，可以在第二金屬跡線62a、62b之上形成進一步的金屬互連。具體來說，如前所述那樣，可以沉積進一步的金屬間電介質層，在金屬間電介質層中刻蝕出寬溝槽，在寬溝槽中沉積導電材料用于形成大顆粒，然后可以刻蝕導電材料以在互連結構之間形成溝槽。這可以執(zhí)行多次，與在集成電路裸片30中使用的金屬層的數(shù)目一樣多。在此之后，可以在集成電路裸片30的頂部上形成鈍化層和接觸焊盤。導電引線、焊料球或管腳可以耦合到導電焊盤，以允許從集成電路裸片30的外部經(jīng)由金屬互連結構到集成電路裸片內(nèi)的晶體管34的電連接。然后，集成電路裸片30可以被密封在模制化合物中，或者被置于引線框內(nèi)，或者被置于配置成保護集成電路裸片30免受后續(xù)損傷的任意其它合適的封裝中。在形成根據(jù)本實用新型構思的集成電路裸片時，可以使用許多其它的材料和工藝。所有這些其它的材料、工藝和尺度也將落入本公開的范圍內(nèi)。
[0056]圖9示出了根據(jù)一個實施例的集成電路裸片30。圖9的集成電路裸片30在許多方面與圖8的集成電路裸片30類似，除了密封電介質材料66徹底填充導電插塞之間的溝槽56a、56b和56c以外。盡管這樣做沒有提供在溝槽中具有氣隙的優(yōu)點，但是對一些集成電路工藝而言是更靈活的解決方案。在一些實施例中，可以利用電介質材料(諸如二氧化娃、低k電介質材料或其它合適的電介質材料)來填充溝槽56a、56b和56c。
[0057]圖10示出根據(jù)一個實施例的集成電路裸片30。集成電路裸片30包括第一金屬跡線38a、38b和38c，如前所述。集成電路裸片30還包括第三金屬跡線70a、70b和70c。第三金屬跡線70a、70b和70c被完全密封在密封電介質層72a、72b和72c中。密封電介質層72a、72b和72c用作用于寬溝槽的刻蝕停止部，在所述寬溝槽中沉積導電材料以形成圖10所示的導電插塞75a和75b。在申請?zhí)枮?3/629，411和13/629，402的美國專利申請中可以找到在包括密封電介質層的集成電路裸片中形成金屬接觸的更多細節(jié)，這些專利申請通過引用全文合并于此。
[0058]具體來說，在形成第三金屬跡線70a、70b和70c之后，在第二金屬間電介質層44和密封電介質層72a、72b和72c的頂部上形成第三金屬間電介質層74。然后,第三金屬間電介質層74被圖案化并被刻蝕以形成與圖3所示的溝槽48a、48b和48c類似的寬溝槽。由于密封電介質層72a與第一和第二金屬間電介質層74和44之間的高刻蝕選擇性，刻蝕金屬間電介質層74和44的刻蝕沒有對密封電介質層72a、72b和72c進行刻蝕。另外，刻蝕第二金屬間電介質層44以暴露第一金屬跡線38a、38b和38c。然后利用與之前描述的導電材料54類似的導電材料來填充溝槽。然后在導電材料中刻蝕溝槽，以限定第一導電插塞75a與第二導電插塞75b以及圖10中的沒有編號的其它導電插塞。然后，密封電介質層76形成在導電材料之上以及在之前描述的溝槽中。
[0059]根據(jù)用于形成集成電路裸片的已知工藝，進一步的電介質層可以形成在第四金屬間電介質層90之上。最終，鈍化層可以形成在密封電介質層76之上，接觸焊盤可以形成在鈍化層上以提供經(jīng)由集成電路裸片30中的過孔和金屬跡線的至晶體管34的連接。最終，可以將集成電路裸片30密封在模制化合物中并被提供有耦合至接觸焊盤的焊料球、引線或管腳，使得集成電路裸片可以被安裝在電子組件中，諸如電路板上或其它合適位置上。
[0060]圖1OB示出了替選實施例，其中溝槽56a形成在金屬跡線70a之上。這說明溝槽可以通過與圖1OA所示方式不同的方式形成在導電材料中。用于形成導電材料54中的溝槽的許多其它方式也是可能的，且依據(jù)本公開內(nèi)容這些方式對本領域技術人員而言也是明顯的。
[0061]在本實用新型中沒有詳細描述用于形成集成電路裸片的許多工藝和結構。這些其它的工藝和結構對本領域技術人員而言是已知的，且可以依據(jù)本公開內(nèi)容來實施。
[0062]附圖中的特征部沒有必要完全按比例繪制。結合圖1至圖1OB描述的工藝和結構作為示例而給出。根據(jù)本實用新型的構思，也可以使用其它類型的材料、厚度、寬度、結構和圖案。所有這種替選實施例落入本實用新型的范圍內(nèi)。
[0063]上述的多個實施例可以組合起來以提供其它實施例。
[0064]可以依據(jù)上述的詳細描述來對實施例進行這些或其它的改變。一般而言，在所附權利要求中，所使用的術語不應被解釋成將權利要求限定于說明書和權利要求中公開的特定實施例，而是應被解釋成包括所有可能的實施例以及所授予的權利要求的等同的全部范圍。因而，權利要求不限于本公開。
【權利要求】
1.一種集成電路裸片，其特征在于，包括: 半導體襯底； 所述半導體襯底中的多個晶體管； 位于所述半導體襯底之上的第一金屬跡線和第二金屬跡線； 在所述第一金屬跡線和所述第二金屬跡線之上的第一金屬間電介質層； 在所述第一金屬間電介質層中的第一孔隙； 在所述第一孔隙中的導電材料；以及 在所述導電材料中的第二孔隙，所述第二孔隙通過所述導電材料限定彼此隔離的第一導電插塞和第二導電插塞，所述第一導電插塞與所述第一金屬跡線電接觸，所述第二導電插塞與所述第二金屬跡線電接觸。
2.如權利要求1所述的集成電路裸片，其特征在于，包括在所述第二孔隙中的在所述第一導電插塞和所述第二導電插塞的側壁上的密封電介質層，所述密封電介質層是與所述第一金屬間電介質層不同的材料。
3.如權利要求2所述的集成電路裸片，其特征在于，所述密封電介質層在所述第一導電插塞和所述第二導電插塞之間的所述第二孔隙中限定了中空空間。
4.如權利要求3所述的集成電路裸片，其特征在于，包括在所述第一金屬間電介質層和所述密封電介質層之上的第二金屬間電介質層。
5.如權利要求2所述的集成電路裸片，其特征在于，所述密封電介質層包括氮化硅。
6.如權利要求1所述的集成電路裸片，其特征在于，所述導電材料是銅。
7.如權利要求1所述的集成電路裸片，其特征在于，包括: 第二金屬間電介質層，所述第二金屬間電介質層位于所述第一金屬跡線和所述第二金屬跡線之上并且位于所述第一金屬間電介質層之下； 在所述第一金屬跡線和所述第二金屬跡線之上的所述第二金屬間電介質層上形成第三金屬跡線和第四金屬跡線；以及 通過刻蝕所述第一金屬間電介質層和所述第二金屬間電介質層來形成所述第一孔隙。
【文檔編號】H01L23/538GK203536430SQ201320583017
【公開日】2014年4月9日 申請日期:2013年9月16日 優(yōu)先權日:2012年12月31日
【發(fā)明者】J·H·張, L·A·克萊文杰, C·拉登斯, 徐移恒, W·克利邁耶, C·戈德堡 申請人:意法半導體公司, 國際商業(yè)機器公司