封裝結(jié)構(gòu)及其組裝方法
【專利摘要】本發(fā)明涉及封裝結(jié)構(gòu)及其組裝方法。提供了一種組裝封裝結(jié)構(gòu)的方法，該方法包括以面對面設(shè)置直接電互連第一和第二芯片的各自的有源表面，將第一和第二芯片的各自的側(cè)壁中的至少一個電互連到公共芯片；以及相對于公共芯片橫向取向第一和第二芯片的各自的有源表面。
【專利說明】封裝結(jié)構(gòu)及其組裝方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及封裝結(jié)構(gòu)。更具體地，本發(fā)明涉及在第一和第二芯片的各自的有源表面之間以及在第一和第二芯片中的至少一個和公共芯片之間具有直接電連接的封裝結(jié)構(gòu)。
【背景技術(shù)】
[0002]隨著互補金屬氧化物半導體(CMOS)器件尺寸的縮小，芯片封裝方法被研究以提高系統(tǒng)性能。在一些情況中，芯片疊層包括并行安排的多個芯片以形成模塊，模塊一側(cè)設(shè)置公共芯片。然后沿著塊與公共芯片相對的一側(cè)將該塊連接到線路板。
[0003]在包括公共芯片和以并排配置設(shè)置的多個芯片的芯片疊層中，大量的硅被封裝并互連。然而，穿過公共(即，頂)芯片的互連受拐角交叉(corner crossing)密度的限制。另夕卜，因為功率傳輸?shù)姆较蜓刂鄠€芯片中的每個的垂直長度垂直取向，所以到公共芯片的功率輸送也具有挑戰(zhàn)。

【發(fā)明內(nèi)容】

[0004]根據(jù)本發(fā)明的一個實施例，提供了一種封裝結(jié)構(gòu)，并且該封裝結(jié)構(gòu)包括第一和第二芯片，第一和第二芯片中的每一個的至少一個表面是有源表面；以及公共芯片，第一和第二芯片中的至少一個被電互連到所述公共芯片。所述第一和第二芯片的各自的有源表面以面對面設(shè)置中彼此直接電互連并且相對于所述公共芯片橫向取向。
[0005]根據(jù)另一個實施例，提供了一種封裝結(jié)構(gòu)，并且該封裝包括第一和第二芯片，第一和第二芯片中的每一個都包括具有兩個相對表面和在兩個相對表面之間延伸的四個側(cè)壁的體，第一和第二芯片中的每一個的兩個相對表面中的至少一個是有源表面；以及公共芯片，第一和第二芯片的各自的側(cè)壁中的至少一個被電互連到所述公共芯片。所述第一和第二芯片的各自的有源表面以面對面設(shè)置彼此直接電互連并且相對于所述公共芯片橫向取向。
[0006]根據(jù)另一個實施例，提供了一種封裝結(jié)構(gòu)，并且該封裝結(jié)構(gòu)包括第一和第二芯片組，每個芯片組至少包括第一和第二芯片，每個芯片組的第一和第二芯片中的每一個的至少一個表面是有源表面，每個芯片組的第一和第二芯片的各自的有源表面以面對面設(shè)置彼此直接電互連；以及接合層，第一和第二芯片組通過接合層附著到彼此。
[0007]根據(jù)另一個實施例，提供了一種封裝結(jié)構(gòu)，并且該封裝結(jié)構(gòu)包括第一和第二芯片組，每個芯片組包括至少第一和第二芯片，每個芯片組的第一和第二芯片中的每一個的至少一個表面是有源表面，每個芯片組的第一和第二芯片的各自的有源表面以面對面設(shè)置彼此直接電互連；以及接合層，第一和第二芯片組通過接合層附著到彼此。
[0008]根據(jù)另一個實施例，提供了一種組裝封裝結(jié)構(gòu)的方法，其包括以面對面設(shè)置直接電互連第一和第二芯片的各自的有源表面，將第一和第二芯片中的至少一個的各自的側(cè)壁電互連到公共芯片，以及相對于公共芯片橫向取向第一和第二芯片的各自的有源表面。
[0009]通過本發(fā)明的技術(shù)將認識到另外的特征和優(yōu)點。本發(fā)明的其它實施例和方面在這里被詳細描述并被認為是所要求保護的發(fā)明的一部分。為了更好地理解本發(fā)明的優(yōu)點和特征，參考描述和附圖。
【專利附圖】

【附圖說明】
[0010]說明書結(jié)論處的權(quán)利要求指出并要求保護被認為是本發(fā)明的主旨。通過隨后聯(lián)系附圖的詳細描述將明白本發(fā)明的前述和其它優(yōu)點。
[0011]圖1示出了根據(jù)實施例的封裝結(jié)構(gòu)的透視圖；
[0012]圖2示出了功率轉(zhuǎn)換芯片面向上的圖1的封裝結(jié)構(gòu)的側(cè)視圖；
[0013]圖3示出了根據(jù)實施例的芯片組的透視圖；
[0014]圖4示出了具有附加填充物的圖3的芯片組的透視圖；
[0015]圖5示出了根據(jù)另一個實施例的封裝結(jié)構(gòu)的俯視圖；
[0016]圖6示出了根據(jù)另一個實施例的封裝結(jié)構(gòu)的透視圖；
[0017]圖7示出了具有第一和第二芯片以及附加芯片的芯片組的俯視圖；
[0018]圖8示出了用于組裝封裝結(jié)構(gòu)的第一處理操作的透視圖；
[0019]圖9示出了用于組裝封裝結(jié)構(gòu)的第二處理操作的透視圖；
[0020]圖10示出了用于組裝封裝結(jié)構(gòu)的第三處理操作的透視圖；以及
[0021]圖11示出了用于組裝封裝結(jié)構(gòu)的第四處理操作的透視圖。
【具體實施方式】
[0022]在如4Di芯片疊層的芯片疊層中，形式為與普通(頂)芯片并行安排的多個芯片的大量的硅被封裝并且互連提供約8.5X或者更大的面積倍增，具有用于4Di芯片疊層和公共芯片之間的功率和通信兩者的57.6k連接。然而，穿過公共芯片的互連被拐角交叉密度限制并且因為功率輸運是沿多個芯片中每個的垂直長度方向垂直取向的，所以向公共芯片的功率輸運面臨挑戰(zhàn)。
[0023]根據(jù)這里描述的實施例，提供了一種芯片疊層并且體現(xiàn)為4Di芯片疊層，其包括以至少有源表面到有源表面(即，面對面)分組設(shè)置并具有在它們之間設(shè)置的導電元件(例如小柵距微凸起或微連接)的多個芯片。這在芯片對(或者，更具體地，兩個或更多個芯片的分組)之間提供相對高的帶寬連接并且能夠用于，例如，將功率轉(zhuǎn)換或者存儲器芯片或者包含如去耦合電容器或者電感器的集成無源器件的芯片附加到處理器芯片。這還有效倍增能夠與其它模塊緊密電互連的芯片的有源區(qū)域。另外，芯片疊層提供每個芯片對或30或更多芯片對中的芯片間的至少28.8k連接，以便用于芯片疊層的總連接至少為864k。另外，面對芯片對的使用是有利的，因為對稱設(shè)置使得任何應(yīng)力誘導的彎曲被抵償。
[0024]現(xiàn)在參考圖1和2，提供封裝結(jié)構(gòu)10作為示范性芯片疊層。封裝結(jié)構(gòu)10至少包括一對或多對第一芯片11、第二芯片12以及在一些情況下，公共芯片12，其與一個或多個芯片對的每一個的第一和第二芯片11和12的至少一個可連接。第一和第二芯片11和12中的至少一個包括電壓轉(zhuǎn)換器件14、控制器件15和存儲器器件16中的至少一個。第一和第二芯片11和12中的至少一個還包括功率轉(zhuǎn)換芯片17，其被配置為將輸入電壓轉(zhuǎn)換為第一電壓范圍以向第一和第二芯片11和12中的另一個供電以及將輸入電壓轉(zhuǎn)換為第二電壓范圍以在使用公共芯片13時向公共芯片13供電。[0025]第一芯片11包括具有其中的至少一個是有源表面112的兩個相對表面111和四個側(cè)壁113的第一芯片體110。四個側(cè)壁113在兩個相對表面111之間延伸。第二芯片12相似地包括具有其中至少一個是有源表面122的兩個相對表面121和四個側(cè)壁123的第二芯片體120。同樣，四個側(cè)壁123在兩個相對表面121之間延伸。雖然示出了第一和第二芯片11和12是矩形，但是應(yīng)該明白這只是示范性的并且其有可能是其它配置。對于示范性矩形情況，第一和第二芯片11和12取向為使側(cè)壁113和123中的一個是“頂”側(cè)壁113、123并且相對的一個是“底”側(cè)壁113、123。
[0026]對于每一對芯片，第一和第二芯片11和12的各側(cè)壁113和123中的至少一個(SP，“頂”側(cè)壁113、123)通過例如25微米(μ m)柵距拐角交叉電互連(或者至少被配置為電互連)到公共芯片13的有源表面130。即，在一個特定配置中，僅在第一芯片11或者第二芯片12和公共芯片13之間通過25微米柵距拐角交叉提供拐角交叉，因此僅一個芯片直接連接到公共芯片13，其它芯片間接連接到公共芯片13。
[0027]另外，第一和第二芯片11和12的各自的有源表面112和122以有源表面到有源表設(shè)置(下文中稱為“面對面”設(shè)置)直接電互連到彼此。第一和第二芯片11和12的各自的有源表面112和122相對于公共芯片13的有源表面130的平面橫向取向?？梢栽诶绲谝患壏庋b襯底(參見圖6的標號201)和第一和第二芯片11和12的各自的另一側(cè)壁113和123 (即，“底”側(cè)壁113和123)之間提供可控塌陷芯片連接(C4)的陣列20。提供較寬柵距拐角交叉，例如約100微米柵距，以電互連第一和第二芯片11和12的有源表面112和122到對應(yīng)底側(cè)壁113和123以及C4陣列20。
[0028]第一和第二芯片11和12的一個中的彎曲可以通過在第一和第二芯片11和12的另一個中的彎曲抵償?？蛇x地，彎曲可以通過第一和第二芯片11和12中的另一個被修正或者張緊。
[0029]在第一和第二芯片11和12之間可以分布至少一個微凸起18或者微連接。為了清晰和簡潔目的，這里將描述非限制性微凸起18實施例，但是這不意味著限制或者排他的?？梢杂萌?0 μ m柵距提供微凸起18并且微凸起可以用作電導體，通過該電導體將第一和第二芯片11和12的各自的有源表面112和122互相直接電互連。根據(jù)實施例，微凸起18還可以以75 μ m柵距插入第一和第二芯片11和12和公共芯片13之間。
[0030]對于一個實施例，其中第一和第二芯片12和13的至少一個包括功率轉(zhuǎn)換芯片17，其被配置為轉(zhuǎn)換輸入電壓到第一和第二或者更多個的電壓范圍以分別向第一和第二芯片11和12中的另一個以及公共芯片13供電，第一和第二或者更多的電壓范圍可以獨立。另夕卜，應(yīng)該明白采用此安排，在電互連的第一和第二芯片11和12之間的微凸起18中將會有很小的電阻電壓(IXR)損耗。對于公共芯片13，沿各自的有源芯片表面112或者122的“頂”邊緣提供電壓或者功率轉(zhuǎn)換區(qū)域131并且在功率轉(zhuǎn)換芯片17的各自的有源芯片表面112或者122上在區(qū)域131之下提供用于接合的對中的面對芯片(the facing chip)的功率轉(zhuǎn)換區(qū)域132 (參見圖2)。因此，向公共芯片13傳輸?shù)碾娏骺梢酝ㄟ^對應(yīng)的拐角交叉和微凸起18傳輸。電壓轉(zhuǎn)換器件14和控制器件15可以作為例如開關(guān)電容電源或者降壓轉(zhuǎn)換器電源。
[0031]根據(jù)實施例，可以以芯片對的形式提供第一和第二芯片11和12。可以通過將晶片接合在一起或者通過將單獨的晶片接合在一起形成芯片對。晶片接合方法適合芯片產(chǎn)率高的情況，因為在任意晶片上的缺陷芯片會導致缺陷的芯片對。采用單獨的芯片工藝，可以從每個初始晶片選擇已知的良好晶片并隨后組裝。根據(jù)組裝產(chǎn)率，期望在組裝成芯片疊層(即，4Di模塊)前測試芯片對?？梢酝ㄟ^使得一個芯片至少在一個尺度上略小于另一個在單獨的芯片工藝中實現(xiàn)這一點，而這會導致產(chǎn)生可用于測試的探針襯。然后，隨后通過另外的硅“填充物”段填充探針襯墊。通過將邊緣從一個芯片切割掉并且使用TCA (臨時芯片附接；在小尺寸襯墊)型接合襯墊以便通過除去切割的芯片段以暴露測試襯墊并且隨后回填硅的“填充物”段，此工藝的變體可以用于晶片接合情況。填充物邊緣應(yīng)該比底芯片邊緣略向內(nèi)以允許4Di芯片疊層的精密組裝。
[0032]圖3和4示出了上述工藝的實施例。具體地，圖3和4示出了芯片對30可以作為示范性芯片組提供。如圖3所示，第一和第二芯片11和12的一個可以在至少一個尺度上小于第一和第二芯片11和12的另一個。即，第一芯片11可以在縱向尺度上比第二芯片12更短，這作為第一芯片11被制造為不同于第二芯片12從而第一芯片11比第二芯片12短的結(jié)果或者作為第一芯片11的末端部分被切掉的結(jié)果。在任一情況中，第二芯片12的暴露部分21可以用作探針或者測試襯墊。一旦完成了探測或者測試，填充物22可以添加到第一芯片11以覆蓋第二芯片12的暴露部分21，如圖4所示。
[0033]根據(jù)可選實施例，可以不添加圖4的填充物22。相反，參考圖5，第二芯片12的暴露部分21可以電耦合到另一個鄰近的芯片對30的另一第二芯片12的互補暴露部分21。如圖5所示，在各自的第二芯片12的互補暴露部分21處，兩個芯片對30合作形成搭接(lapjoint) 35。在給定的封裝結(jié)構(gòu)中，此設(shè)置可以對每個芯片對30重復以便形成多個搭接35并且以便給定封裝結(jié)構(gòu)的寬度、有源區(qū)域和總連接相應(yīng)增加。
[0034]參考圖6，封裝結(jié)構(gòu)10還可以包括載體芯片40。載體芯片40可以通過如具有例如75 μ m柵距的微凸起18的導電元件電互連到第一和第二芯片11和12的各自的“底”側(cè)壁113和123從而可以在各自的“頂”和“底”側(cè)壁113和123兩者處使用25 μ m柵距拐角交叉從而倍增封裝結(jié)構(gòu)10提供的可能的連接的數(shù)量。載體芯片40可以由硅形成并且可以限定硅通孔(TSV)以及進一步包括通過TSV電連接到第一和第二芯片的導電元件?？梢栽诜庋b結(jié)構(gòu)10和第一級封裝襯底201之間的載體芯片40的“底”表面上提供C4陣列20。在載體芯片40中的TSV的使用允許使用更低成本的材料和第一級封裝襯底的簡化。
[0035]仍舊參考圖6，并根據(jù)又一實施例，封裝結(jié)構(gòu)10可以包括“T”連接器50。這些“T”連接器50可以沿著第一和/或第二芯片11和12的鄰近的一個的各自的“頂”和/或“底”(即，長)側(cè)壁113和123設(shè)置并且被配置為提供垂直和水平連接?！癟”連接器50可以由具有在一個或多個表面上的布線的多層陶瓷、兩個或更多個接合的玻璃/硅插入物形成。在此實施例中，“T”連接器50可以用于替代在有源芯片表面112和122以及面向公共芯片13的有源表面130的“頂”側(cè)壁113和123之間的“拐角交叉”和在有源芯片表面112和122和面向載體芯片40的“底”側(cè)壁113和123之間的拐角交叉?！癟”連接器50可以在鄰接芯片對30之間提供電連接(即，水平連接)和/或在芯片對30和普通頂芯片13或者載體芯片40或者如果不存在載體芯片40時的封裝襯底201之間提供電連接(即，水平和垂直連接的組合)?！癟”連接器50可以連接到芯片對30 (112或者122)的各自的有源表面，他們鄰近公共芯片13的有源表面130并使用合適尺寸和柵距的微凸起18或C420連接到公共芯片13的有源表面130。類似的連接可以被制造到載體芯片40或者封裝襯底201。[0036]雖然在上面描述并在圖1-6中示出的芯片組一般地稱為芯片對30或者稱為第一和i而芯片11和12，但是應(yīng)該明白此實施例僅為示范并且在給定的芯片組中可能存在兩個或更多芯片的其它設(shè)置。即，參考圖7，給定的芯片組可以包括第一和第二芯片11和12以及一個或多個附加的芯片60。此附加的芯片60可以設(shè)置在第一和第二芯片11和12之間并且被形成為限定TSV61，從而有可能在第一和第二芯片11和12之間通信。在任意情況中，還應(yīng)該明白封裝結(jié)構(gòu)10 —般地包括沿公共芯片13的長度排列的多個芯片組并且封裝結(jié)構(gòu)10中的單獨芯片組可以包括不同數(shù)量的芯片。
[0037]參考圖8-11，可選的封裝結(jié)構(gòu)1000 (參見圖11)可以由芯片組形成，其中每個芯片組包括兩個第一芯片1100和兩個第二芯片1200。下面將描述組裝這樣的配置的工藝。
[0038]開始，如圖8所示，第一芯片1100和第二芯片1200通過微凸起18電互連以形成第一對70，如上所述。第一芯片1100和第二芯片1200相對彼此旋轉(zhuǎn)90度并且形狀基本為矩形(雖然沒有要求如此)。這在第二芯片1200的相對的遠端限定了暴露部分21，其中第二芯片1200的相對遠端延伸超過第一芯片1100的側(cè)壁。如圖9所示，隨后貫通塊71附著到第二芯片1200的暴露部分21。對于高達100-200 μ m的柵距，可以提供含有具有上述相似柵距特性的焊料凸起72或者其它電連接器的貫通塊71。貫通塊71可以由具有導電過孔的玻璃、具有導電過孔的硅、具有導電過孔的陶瓷，PCB/有機物積層/撓性體(flex)，等等形成。
[0039]參考圖10，通過微凸起18相互電互連的第一和第二芯片1100和1200的第二對80可以附著到第一對70上。第二對80的第二芯片1200的暴露部分21通過焊料凸起72或其它電連接器連接到貫通塊71。在第一和第二對70和80的兩個第一芯片1100之間形成熱接合層81。熱接合層可以是焊料層、填充的熱粘結(jié)劑,例如銀環(huán)氧樹脂(epoxy)、或者用如低熔點金屬或合金的熱導電顆粒填充的環(huán)氧樹脂。可選地，可以在第一和第二對70和80的非有源主表面上形成流體通道并且介電流體可以流過用于冷卻目的。如圖11所示，該工藝可以繼續(xù)以用于另外的對。
[0040]圖8-11中示出的封裝結(jié)構(gòu)1000允許由在疊層中的所有芯片之間的電連接形成芯片疊層而不使用硅通孔?！暗住毙酒拿嫦蛳卤砻婊蛘咴凇暗住毙酒瑢χ械摹绊敗毙酒拿嫦蛳卤┞恫糠?1可以使用C42000安裝到封裝襯底2010以向芯片疊層提供功率和通信。貫通塊71可以包括能夠附著到封裝襯底2010或者系統(tǒng)中的其它處的撓性連接710，以便直接向疊層中的芯片對提供功率和通信而不通過疊層中較低的芯片和貫通塊。
[0041]例如，如圖11所示，一個或多個上貫通塊71可以包括附著到封裝襯底2010的撓性連接710。另外，一個或多個貫通塊71可以包括附著到其它貫通塊71或者系統(tǒng)部件的撓性連接710。系統(tǒng)部件可以包括但是不僅限于，線路板、存儲器器件、電源、輸入/輸出(I/O)裝置和/或電/光轉(zhuǎn)換器。
[0042]這是使用的術(shù)語僅用于描述特定實施例的目的并且沒有旨在限制本發(fā)明。如這里使用的，除非內(nèi)容中明確指明否則單數(shù)形式“一” “一個”和“這個”旨在還包括多數(shù)形式。還應(yīng)該明白，術(shù)語“包括”和/或“包含”，當在此說明書中使用時，具體指狀態(tài)特征、整數(shù)、步驟、操作、元件和/或部件的存在，但是不排除一個或更多特征、整數(shù)、步驟、操作、元件和/或其組的存在或者添加。
[0043]在下面的權(quán)利要求中的對應(yīng)的結(jié)構(gòu)、材料、作用和所有工具或步驟加上功能元件的等價物旨在包括用于結(jié)合其它特別要求保護的其它要求保護的元件執(zhí)行功能的任意結(jié)構(gòu)、材料和作用。給出本發(fā)明的描述用于示出和描述目的并且沒有旨在窮盡或者限制本發(fā)明在公開的形式中。在不脫離描述的本發(fā)明的范圍和精神下本領(lǐng)域的技術(shù)人員應(yīng)該明白許多修改和變化。選擇并描述實施例以便更好地解釋本發(fā)明的原理以及實際應(yīng)用，并且使得本領(lǐng)域的其它技術(shù)人員明白用于具有各種修改的實施例的本發(fā)明適合于所預期的特定用途。
[0044]雖然描述了本發(fā)明的實施例，但是本領(lǐng)域的技術(shù)人員應(yīng)該明白，現(xiàn)在和將來，在本發(fā)明隨后所附的權(quán)利要求的范圍內(nèi)可以進行各種改善和增強。這些權(quán)利要求應(yīng)被理解為維持對首次描述的本發(fā)明的合適保護。
【權(quán)利要求】
1.一種封裝結(jié)構(gòu)，包括: 第一和第二芯片; 所述第一和第二芯片中的每一個的至少一個表面是有源表面；以及 公共芯片，所述第一和第二芯片中的至少一個被電互連到所述公共芯片； 所述第一和第二芯片的各自的有源表面以面對面設(shè)置彼此直接電互連并且相對于所述公共芯片橫向取向。
2.根據(jù)權(quán)利要求1的封裝結(jié)構(gòu)，其中在所述第一和第二芯片中的一個中的彎曲被所述第一和第二芯片中的另一個中的彎曲抵償。
3.根據(jù)權(quán)利要求1的封裝結(jié)構(gòu)，其中所述第一和第二芯片中的至少一個包括電壓或者功率轉(zhuǎn)換器件、控制器件和存儲器器件中的至少一種。
4.根據(jù)權(quán)利要求1的封裝結(jié)構(gòu)，還包括在所述第一和第二芯片之間設(shè)置的微凸起或微連接中的至少一種，所述各自的有源表面通過所述微凸起或微連接直接電互連。
5.根據(jù)權(quán)利要求1的封裝結(jié)構(gòu)，其中所述第一和第二芯片中的一個在至少一個尺度上小于所述第一和第二芯片中的另一個。
6.根據(jù)權(quán)利要求1的封裝結(jié)構(gòu)，其中所述第一和第二芯片在至少一個尺度上相對彼此旋轉(zhuǎn)。
7.根據(jù)權(quán)利要求1的封裝結(jié)構(gòu)，還包括載體芯片，所述第一和第二芯片電互連到所述載體芯片。`
8.根據(jù)權(quán)利要求1的封裝結(jié)構(gòu)，其中所述第一和第二芯片每一個在數(shù)量上是復數(shù)并且被以沿所述公共芯片的長度設(shè)置的芯片組的形式提供。
9.根據(jù)權(quán)利要求8的封裝結(jié)構(gòu)，其中所述芯片組中的一個或多個包括附加的芯片。
10.根據(jù)權(quán)利要求7的封裝結(jié)構(gòu)，其中鄰近芯片組通過搭接電互連。
11.一種封裝結(jié)構(gòu)，包括: 第一和第二芯片，所述第一和第二芯片中的每一個都包括具有兩個相對表面和在所述兩個相對表面之間延伸的四個側(cè)壁的體； 所述第一和第二芯片中的每一個的所述兩個相對表面中的至少一個是有源表面；以及 公共芯片，所述第一和第二芯片的各自的側(cè)壁中的至少一個被電互連到所述公共芯片; 所述第一和第二芯片的所述各自的有源表面以面對面設(shè)置彼此直接電互連并且相對于所述公共芯片橫向取向。
12.根據(jù)權(quán)利要求11的封裝結(jié)構(gòu)，其中在所述第一和第二芯片中的一個中的彎曲被所述第一和第二芯片中的另一個中的彎曲抵償。
13.根據(jù)權(quán)利要求11的封裝結(jié)構(gòu)，其中所述第一和第二芯片中的至少一個包括電壓或者功率轉(zhuǎn)換器件、控制器件和存儲器器件中的至少一種。
14.根據(jù)權(quán)利要求11的封裝結(jié)構(gòu)，還包括在所述第一和第二芯片之間設(shè)置的微凸起或者微連接中的至少一種，所述各自的有源表面通過所述微凸起或微連接直接電互連。
15.根據(jù)權(quán)利要求11的封裝結(jié)構(gòu)，其中所述第一和第二芯片中的一個在至少一個尺度上小于所述第一和第二芯片中的另一個。
16.根據(jù)權(quán)利要求11的封裝結(jié)構(gòu)，其中所述第一和第二芯片在至少一個尺度上相對彼此旋轉(zhuǎn)。
17.根據(jù)權(quán)利要求11的封裝結(jié)構(gòu)，還包括載體芯片，所述第一和第二芯片電互連到所述載體芯片。
18.根據(jù)權(quán)利要求11的封裝結(jié)構(gòu)，其中所述第一和第二芯片每一個在數(shù)量上是復數(shù)并且被以沿所述公共芯片的長度設(shè)置的芯片組的形式提供。
19.根據(jù)權(quán)利要求18的封裝結(jié)構(gòu)，其中所述芯片組中的一個或多個包括附加的芯片。
20.根據(jù)權(quán)利要求18的封裝結(jié)構(gòu)，其中鄰近芯片組通過搭接電互連。
21.一種封裝結(jié)構(gòu)，包括: 至少第一和第二芯片的芯片組； 每個芯片組的所述第一和第二芯片的每一個的至少一個表面是有源表面；以及 公共芯片，所述芯片組的每一個的所述第一和第二芯片中的至少一個被電互連到所述公共芯片； 所述芯片組的每一個的所述第一和第二芯片的各自的有源表面以面對面設(shè)置彼此直接電互連并且相對于所述公共芯片橫向取向。
22.—種封裝結(jié)構(gòu),包括: 第一和第二芯片組，每個芯片組至少包括第一和第二芯片； 每個芯片組的所述第一和第二芯片的每一個的至少一個表面是有源表面；` 所述芯片組的每一個的所述第一和第二芯片的各自的有源表面以面對面設(shè)置彼此直接電互連；以及 接合層，所述第一和第二芯片組通過所述接合層附著到彼此。
23.根據(jù)權(quán)利要求22的封裝結(jié)構(gòu)，還包括貫通塊，每個芯片組的所述第一和第二芯片的每一個的各自的至少一個有源表面通過所述貫通塊互連。
24.根據(jù)權(quán)利要求22的封裝結(jié)構(gòu)，還包括封裝襯底，底芯片組被互連到所述封裝襯底。
25.一種組裝封裝結(jié)構(gòu)的方法，包括: 以面對面設(shè)置直接電互連第一和第二芯片的各自的有源表面； 將所述第一和第二芯片的各自的側(cè)壁中的至少一個電互連到公共芯片；以及 相對于所述公共芯片橫向取向所述第一和第二芯片的所述各自的有源表面。
26.根據(jù)權(quán)利要求25的方法，還包括通過在所述第一和第二芯片中的一個中的彎曲抵償所述第一和第二芯片中的另一個中的彎曲。
27.根據(jù)權(quán)利要求25的方法，還包括形成具有電壓或者功率轉(zhuǎn)換器件、控制器件、包括電容器或電感器的無源器件或存儲器器件中的至少一種的所述第一和第二芯片中的至少一種。
28.根據(jù)權(quán)利要求25的方法，還包括在所述第一和第二芯片之間設(shè)置微凸起或微連接中的至少一個。
29.根據(jù)權(quán)利要求25的方法，還包括與所述第一和第二芯片中的一個相比，減少所述第一和第二芯片中的另一個的至少一個尺度上的尺寸。
30.根據(jù)權(quán)利要求25的方法，還包括將所述第一個和第二芯片電連接到載體芯片。
31.根據(jù)權(quán)利要求25的方法，還包括以沿所述公共芯片的長度設(shè)置的芯片組的形式提供多個所述第一和第二芯片。
32.根據(jù)權(quán)利要求31的方法，其中所述芯片組中的一個或多個包括附加的芯片。
33.根據(jù)權(quán)利要求31的方 法，還包括通過搭接電連接鄰近的芯片組。
【文檔編號】H01L21/60GK103887277SQ201310584975
【公開日】2014年6月25日 申請日期:2013年11月19日 優(yōu)先權(quán)日:2012年12月20日
【發(fā)明者】E·G·科爾根, P·W·科特烏斯, R·L·威斯涅夫 申請人:國際商業(yè)機器公司