向無芯微電子器件封裝內(nèi)的次級器件集成的制作方法
【專利摘要】本公開內(nèi)容涉及制造微電子器件封裝的領域，并且更具體地，涉及具有內(nèi)建無凹凸層（BBUL）設計的微電子器件封裝，其中，將至少一個次級器件設置在微電子器件封裝的微電子器件的厚度（即，z方向或z高度）內(nèi)。
【專利說明】向無芯微電子器件封裝內(nèi)的次級器件集成
[0001]背景
[0002]本說明書的實施例總體涉及微電子器件封裝設計領域，并且更具體地，涉及具有內(nèi)建無凹凸層(BBUL)設計的微電子器件封裝。
【專利附圖】

【附圖說明】
[0003]在說明書的結束部分具體指出并且明確主張了本公開內(nèi)容的主題。通過結合附圖給出的下述說明和所附權利要求，本公開內(nèi)容的上述和其它特征將變得更為充分明顯。應當理解，附圖只是描繪了根據(jù)本公開內(nèi)容的幾個實施例，并因此不應將其視為限定其范圍。通過采用附圖以附加的特定性和細節(jié)描述了本公開內(nèi)容，從而能夠更加容易地來確定本公開內(nèi)容的優(yōu)點，其中:
[0004]圖1-13示出了根據(jù)本說明書的一個實施例的用于形成具有表面安裝器件側次級器件的內(nèi)建無凹凸層無芯(BBUL-C)微電子封裝的過程的側視截面圖。
[0005]圖14-25示出了根據(jù)本說明書的另一實施例的形成具有嵌入器件側次級器件的內(nèi)建無凹凸層無芯(BBUL-C)微電子封裝的過程的側視截面圖。
[0006]圖26-37示出了根據(jù)本說明書的又一實施例的形成具有嵌入器件側次級器件的內(nèi)建無凹凸層無芯(BBUL-C)微電子封裝的過程的側視截面圖。
【具體實施方式】
[0007]在下述具體描述中將參考附圖，以說明的方式示出了可以實踐所要求保護的主題的具體實施例。將充分細節(jié)地描述這些實施例，從而使本領域技術人員能夠?qū)嵺`所述主題。應當理解，盡管各個實施例是不同的，但是未必是相互排斥的。例如，在不背離所主張的主題的精神和范圍的情況下，可以在其它實施例中實施在文中結合某一實施例描述的特定特征、結構或特性。在本說明書中提及“ 一個實施例”或“實施例”是指在本發(fā)明所包含的至少一種實現(xiàn)中包括結合所述實施例描述的具體特征、結構或特性。因此，短語“一個實施例”或“在實施例中”的使用未必是指相同的實施例。此外，應當理解，在不背離所主張的主題的精神和范圍的情況下可以對所公開的每一實施例中的各個元件的位置和布置做出修改。因此，不應從限定的意義上考慮下述詳細說明，并且所述主題的范圍僅由所附權利要求來限定，其中，要連同所附權利要求享有權利的全部等價體對所附權利要求的范圍加以合適的解釋。在附圖中，幾幅圖中的類似附圖標記表示相同或類似的元件或功能，而且其中描繪的元件未必是相互按比例繪制的,相反可能使個體元件放大或縮小，以便使所述元件在本說明書的語境下更易于理解。
[0008]本說明書的實施例涉及制造微電子器件封裝領域，并更具體地，涉及具有內(nèi)建無凹凸層(BBUL)設計的微電子器件封裝,其中，將至少一個次級器件(secondary device)(例如，電容器、微機電器件(例如，加速度計、射頻開關等)、GPS器件、無源器件等)設置在微電子器件封裝的微電子器件的厚度(即z方向或z高度)內(nèi)。在本說明書的一些實施例中，可以采用相對較厚的介電材料(例如，可光定義的光致抗蝕劑材料)創(chuàng)建開口或空腔結構，其中，可以將微電子器件和部件安裝到該開口或空腔內(nèi)。這種相對較厚的介電材料空腔的使用能夠?qū)崿F(xiàn)以下封裝架構，即，可允許在不犧牲Z高度(即厚度)約束條件的情況下對各種器件側次級器件進行表面安裝或嵌入。此外，本說明書的實施例可以允許微電子器件背面處于器件側次級器件之上，從而使散熱器可以直接接觸微電子器件背面，或者可以使額外的器件(例如，存儲器、邏輯等)通過硅通孔附著到微電子器件背面。
[0009]圖1-13示出了用于形成具有表面安裝器件側次級器件的內(nèi)建無凹凸層無芯(BBUL-C)微電子封裝的過程的實施例的截面圖。如圖1所示，可以提供載體100。所示載體100可以是銅層壓襯底，其包括設置在兩個相對的銅脫模層(S卩，第一銅脫模層104和第二銅脫模層104’)之間的粘合材料106，其中，兩個相對的銅層(S卩，第一銅層102和第二銅層102’ )與它們的相應銅脫模層(即，第一銅脫模層104和第二銅脫模層104’ )相鄰接并且與該粘合材料106的一部分相鄰接,其中，該第一銅層102的外表面界定了載體100的第一表面108，并且該第二銅層102’的外表面界定了載體100的第二表面108’。該粘合材料106可以是任何合適的材料，其包括但不限于環(huán)氧樹脂材料。應當理解，盡管與粘合材料106層壓的層被具體地標識為銅層(即，銅層和銅脫模層)，但是本發(fā)明不限于此，因為這些層可以由任何合適的材料來構成。
[0010]如圖2所示，可以在載體第一表面108上形成諸如光致抗蝕劑材料的第一犧牲材料層110，并可以在載體第二表面108’上形成諸如光致抗蝕劑材料的第二犧牲材料層110’。如圖3所示，可以在第一犧牲材料層110上形成諸如金屬箔(例如，銅箔)的第一保護層120，并可以在第二犧牲材料層110’上形成諸如金屬箔(例如，銅箔)的第二保護層120’。可以通過本領域任何已知技術來形成第一犧牲材料層110和第二犧牲材料層110’，該已知技術包括但不限于旋涂、干燥光學膜層壓以及化學氣相淀積?？梢酝ㄟ^本領域任何已知技術來形成第一保護層120和第二保護層120’，該已知技術包括但不限于淀積和箔層壓。在一個實施例中，可以將第一和第二犧牲材料層110以及第二犧牲材料層110’淀積到大約300iim與600iim之間的厚度。
[0011]如圖4所示，可以在保護層上形成次級器件焊盤。如圖所示，可以在第一保護層120上形成第一次級器件焊盤124a和第二次級器件焊盤124b，并且可以在第二保護層120’上形成第三次級器件焊盤124a’和第四次級器件焊盤124b’?？梢詫⒔饘倩瘜?即，元件122a、122b、122a’和122b’ )設置在它們相應的保護層(即，元件120和120’ )與它們相應的次級器件焊盤(例如，元件124a、124b、124a’和124b’)之間。接下來將更加詳細地討論金屬化層(即，元件122a、122b、122a’和122b’)。如圖4所示，如本領域技術人員所能理解的，還可以在伴隨形成次級器件焊盤(例如，元件124a、124b、124a’和124b’ )的同時，在保護層(例如，元件120和120’)上形成層疊封裝(package-on-package) (PoP)焊盤。圖4示出了還可以在第一保護層120上形成第一層疊封裝焊盤128a和第二層疊封裝焊盤128b，并且可以在第二保護層120’形成第三層疊封裝焊盤128a’和第四層疊封裝焊盤128b’。還可以將金屬化層(即，元件126a、126b、126a’和126b’ )設置到它們相應的保護層(例如，元件120和120，)與它們相應的層疊封裝焊盤(例如，元件128a、128b、128a’和128b’)之間。如本領域技術人員應當理解，可以采用層疊封裝焊盤在堆疊(例如，其被稱為3D堆疊)的z方向上在微電子器件封裝之間形成連接，而不需要貫穿硅的通孔?？梢酝ㄟ^本領域任何已知技術(包括淀積、光刻和蝕刻)形成次級器件焊盤和層疊封裝焊盤。[0012]如圖5所示，可以形成貫穿第一保護層120的開口 132，以暴露出第一犧牲材料層110的一部分，并可以同時在第二保護層120’中形成開口 132’，以暴露出第二犧牲材料層110’的一部分。可以通過本領域任何已知技術來形成第一保護層開口 132和第二保護層開口 132’，該已知技術包括但不限于光刻圖案化和蝕刻。應當理解，第一犧牲材料層110和第二犧牲材料層110’可以在第一保護層開口 132和第二保護層開口 132’的形成期間用作蝕刻停止層。
[0013]如圖6所示，可以采用第一保護層120作為掩模來形成貫穿第一犧牲材料層110的開口 134,以暴露出載體第一表面108的一部分?？梢酝瑫r米用第二保護層作為掩模形成貫穿第二犧牲材料層110’的開口 134’，以暴露出載體第二表面108’的一部分。可以通過本領域任何已知技術來形成第一犧牲材料層開口 134和第二犧牲材料層開口 134’，該已知技術包括但不限于光刻工藝以及濕法或干法蝕刻，其中，第一銅層102和第二銅層102’可以用作蝕刻停止層。
[0014]如圖7所示，可以采用粘合材料144使第一微電子器件142通過其背面150附著至在第一犧牲材料層開口 134內(nèi)的載體第一表面108。第一微電子器件142可以具有在其活性表面148上的至少一個接觸連接盤(被示為元件146a和146b)?？梢圆捎谜澈喜牧?44’使第二微電子器件142’通過其背面150’附著至在第二犧牲材料層開口 134’內(nèi)的載體第二表面108’。第二微電子器件142’可以具有在其活性表面148’上的至少一個接觸連接盤(被示為元件146a’和146b’)。第一微電子器件142和第二微電子器件142’可以是任何期望的器件，其包括但不限于微處理器(單芯或多芯)、存儲器件、芯片組、圖形器件或者專用集成電路等。粘合材料144和144’可以是任何合適的材料，其包括但不限于裸片背面膜。
[0015]如圖8所示，可以在第一微電子器件142、第一保護層120、第一層疊封裝焊盤128a、第二層疊封裝128b、第一次級器件焊盤124a和第二次級器件焊盤124b上形成第一介電層152。同時，可以在第二微電子器件142’、第二保護層120’、第三層疊封裝焊盤128a’、第四層疊封裝焊盤128b’、第三次級器件焊盤124a’和第四次級器件焊盤124b’上形成第二介電層152’。同樣如圖8所不,可以在第一介電層152中形成多個開口 154,以暴露出每一開口 154的相應下列中的至少一部分:第一微電子器件接觸連接盤146a和146b、第一層疊封裝焊盤128a、第二層疊封裝焊盤128b、第一次級器件焊盤124a以及第二次級器件焊盤124b。還可以同時在該第二介電層152’中形成多個開口 154’，以暴露出每一開口154’的相應下列中的至少一部分:第二微電子器件接觸連接盤146a’和146b’、第三層疊封裝焊盤128a’、第四層疊封裝焊盤128b’、第三次級器件焊盤124a’以及第四次級器件焊盤124b’。在一個實施例中，第一介電層152和第二介電層152’可以包括填充了二氧化硅的環(huán)氧樹脂，例如，可從日本的 Ajinomoto Fine-Techno 公司、l-2Suzuki_cho、Kawasak1-ku、Kawasak1-sh1、210_0801 得到的內(nèi)建膜(例如，Ajinomoto ABF-GX13、Ajinomoto GX92 等)?？梢酝ㄟ^本領域任何已知技術來形成開口 154和154’，該已知技術包括但不限于激光或離子鉆孔、蝕刻等。
[0016]如圖9所示，可以通過本領域任何已知技術將諸如銅、鋁、銀、金及其合金的導電材料設置在開口 154內(nèi)，以形成第一微電子器件接觸連接盤第一導電通孔166a、第一微電子器件接觸連接盤第二導電通孔166b、第一層疊封裝焊盤導電通孔162a、第二層疊封裝焊盤導電通孔162b、第一次級器件焊盤導電通孔164a以及第二次級器件焊盤導電通孔164b。同時，還可以將導電材料設置在開口 154’內(nèi)，以形成第二微電子器件接觸連接盤第一導電通孔166a’、第二微電子器件接觸連接盤第二導電通孔166b’、第三層疊封裝焊盤導電通孔162a’、第四層疊封裝焊盤導電通孔162b’、第三次級器件焊盤導電通孔164a’以及第四次級器件焊盤導電通孔164b’。如圖9進一步所示的，可以形成導電跡線，以電連接各個導電通孔。如圖所示，可以形成第一導電跡線168a，以將第一次級器件焊盤導電通孔164a和第一微電子器件接觸連接盤第一導電通孔166a電連接，并且可以形成第二導電跡線168b，以將第二次級器件焊盤導電通孔164b和第一微電子器件接觸連接盤第二導電通孔166b電連接。此外，可以形成第三導電跡線168a’，以將第三次級器件焊盤導電通孔164a’和第二微電子器件接觸連接盤第一導電通孔166a’電連接，并且可以形成第四導電跡線168b’，以將第四次級器件焊盤導電通孔164b’和第二微電子器件接觸連接盤第二導電通孔166b’電連接。因此，各導電通孔和導電跡線的連接在次級器件焊盤與微電子器件之間形成導電通路。導電跡線(例如，元件168a、168b、168a’和168b’)可以是任何合適的導電材料，其包括但不限于銅、鋁、銀、金及其合金。
[0017]應當理解，可以構建額外的介電層、導電通孔和導電跡線，以形成期望數(shù)量的層。一旦形成了期望數(shù)量的層，就可以形成外層，例如，玻璃布層。如圖9所示，可以在第一介電層152上形成第一外層172，并可以在第二介電層152’上形成第二外層172’。可以采用外層(即，第一外層172和第二外層172’)設計微電子封裝中的內(nèi)在撓曲/應力，這是本領域技術人員所能夠理解的。
[0018]因此，可以采用去板(depaneling)工藝使形成于載體第一表面108和載體第二表面108’上的結構相互分離。圖10示出了在去板之后在載體第一表面108上形成的結構。如圖11所示，可以例如通過等離子灰化或溶劑釋放來去除第一犧牲材料層110，這是本領域技術人員能夠理解的。還可以通過本領域任何合適的已知技術來去除保護層120，也如圖11所示。如圖12所示，可以例如通過等離子灰化或者化學溶解將粘合層144從第一微電子器件142去除，以形成微電子器件封裝180。應當理解，如果采用等離子灰化去除第一犧牲材料層110，則也可以在單個等離子灰化步驟中去除粘合層144。
[0019]隨后，可以使至少一個次級器件附著到次級器件焊盤。如圖13所示，可以采用金屬化層122a將第一次級器件174a附著到第一次級器件焊盤124a，并可以采用金屬化層122b將第二次級器件174b附著到第二次級器件焊盤124b。從圖13可以看出，圖1_13的過程可以得到設置在第一微電子器件142的厚度T內(nèi)(即，在第一微電子器件活性表面148和第一微電子器件背面150之間)的次級器件(例如，元件174a和174b)。
[0020]圖14-25示出了用于形成具有嵌入器件側次級器件的內(nèi)建無凹凸層無芯(BBUL-C)微電子封裝的過程的另一實施例的截面圖。如圖14所示，可以提供諸如圖1的載體100的載體，并且可以在載體上形成至少一個支座(stand-off)。如圖所示，可以在載體第一表面108上形成第一支座202a和第二支座202b,并可以在載體第二表面108’上形成第三支座202a’和第四支座202b’。支座(例如，元件202a、202b、202a’和202b’)可以由任何合適的材料(包括但不限于銅)來形成。
[0021]如圖15所示，可以在載體第一表面108上以及在第一支座202a和第二支座202b之上形成諸如光致抗蝕劑材料的第一犧牲材料層210，并且可以在載體第二表面108’上以及在第三支座202a’和第四支座202b’之上形成諸如光致抗蝕劑材料的第二犧牲材料層210’。如圖16所示，可以在第一犧牲材料層210上形成第一保護層220，并可以在第二犧牲材料層210’上形成諸如金屬箔的第二保護層220’?？梢酝ㄟ^本領域任何已知技術來形成第一犧牲材料層210和第二犧牲材料層210’，所述已知技術包括但不限于旋涂、干燥光學膜層壓以及化學氣相淀積?？梢酝ㄟ^本領域任何已知技術來形成第一保護層220和第二保護層220’，該已知技術包括但不限于淀積和箔層壓。在一個實施例中，可以將第一犧牲材料層210以及第二犧牲材料層210’淀積到大約300 ii m和600 ii m之間的厚度。
[0022]如圖17所示，可以形成貫穿第一保護層220的開口 232，以暴露出第一犧牲材料層210的一部分，并且可以同時在第二保護層220’中形成開口 232’，以暴露出第二犧牲材料層210’的一部分?？梢酝ㄟ^本領域任何已知技術來形成第一保護層開口 232和第二保護層開口 232’，所述已知技術包括但不限于光刻圖案化和蝕刻。應當理解，第一犧牲材料層210和第二犧牲材料層210’可以在第一保護層開口 232和第二保護層開口 232’的形成期間用作蝕刻停止層。
[0023]如圖18所示，可以采用第一保護層220作為掩模形成貫穿第一犧牲材料層210的開口 234，以暴露出第一支座202a、第二支座202b、以及載體第一表面108的一部分。同時，采用第二保護層作為掩模形成貫穿第二犧牲材料層210’的開口 234’，以暴露出第三支座202a’、第四支座202b’、以及載體第二表面108’的一部分?？梢酝ㄟ^本領域任何已知技術來形成第一犧牲材料層開口 234和第二犧牲材料層開口 234’，該已知技術包括但不限于光刻法，其中，第一銅層102和第二銅層102’可以用作蝕刻停止層。
[0024]如圖19所示，可以在保護層(例如，元件220和220’)上形成層疊封裝(PoP)焊盤。圖19示出了形成在第一保護層220上的第一層疊封裝焊盤228a和第二層疊封裝焊盤228b以及形成在第二保護層220’上的第三層疊封裝焊盤228a’和第四層疊封裝焊盤228b’。還可以將金屬化層(即，元件226a、226b、226a’和226b’ )設置在它們相應的保護層(例如，元件220和220’)與它們相應的層疊封裝焊盤(例如，元件228a、228b、228a’和228b’)之間。本領域技術人員應當理解，可以采用層疊封裝焊盤在堆疊(例如，其被稱為3D堆疊)的z方向上的微電子器件封裝之間形成連接，而不需要貫穿硅的通孔?？梢酝ㄟ^本領域任何已知技術(包括淀積、光刻圖案化和蝕刻)來形成層疊封裝焊盤。
[0025]如圖20所示，可以采用粘合材料244使第一微電子器件242通過其背面附著至在第一犧牲材料層開口 234內(nèi)的載體第一表面108。第一微電子器件242可以具有在其活性表面248上的至少一個接觸連接盤(被示為元件246a和246b)?？梢圆捎谜澈喜牧?44’使第二微電子器件242’通過背面250’附著到在第二犧牲材料層開口 234’內(nèi)的載體第二表面108’。第二微電子器件242’可以具有在其活性表面248’上的至少一個接觸連接盤(被示為元件246a’和246b’)。第一微電子器件242和第二微電子器件242’可以是任何期望的器件，其包括但不限于微處理器(單芯或多芯)、存儲器件、芯片組、圖形器件、專用集成電路等。粘合材料244和244’可以是任何合適的材料，其包括但不限于裸片背面膜。
[0026]隨后，可以使至少一個次級器件附著到相應的支座。如圖21所示，可以采用粘合材料276a將第一次級器件274a附著到第一支座202a，可以采用粘合材料276b將第二次級器件274b附著到第二支座202b，可以采用粘合材料276a’將第三次級器件274a’附著到第三支座202a’，并可以采用粘合材料276b’將第四次級器件274b’附著到第四支座202b’。
[0027]如圖22所示，可以在第一微電子器件242、第一保護層220、第一層疊封裝焊盤228a、第二層疊封裝焊盤228b、第一次級器件274a和第二次級器件274b上形成第一介電層252。同時，可以在第二微電子器件242’、第二保護層220’、第三層疊封裝焊盤228a’、第四層疊封裝焊盤228b’、第三次級器件274a’和第四次級器件274b’上形成第二介電層252’。還如圖22所示，可以在第一介電層252中形成多個開口 254，以暴露出每一開口 254的相應下列中的至少一部分:第一微電子器件接觸連接盤246a和246b、第一層疊封裝焊盤228a、第二層疊封裝焊盤228b、第一次級器件274a和第二次級器件274b。同時，可以在第二介電層252’中形成多個開口 254’，以暴露出每一開口 254’的相應下列中的至少一部分:第二微電子器件接觸連接盤246a’和246b’、第三層疊封裝焊盤228a’、第四層疊封裝焊盤228b’、第三次級器件274a’和第四次級器件274b’。在一個實施例中，第一介電層252和第二介電層252’可以包括填充了二氧化硅的環(huán)氧樹脂?？梢酝ㄟ^本領域任何已知技術來形成開口 254和254’，該已知技術包括但不限于激光鉆孔、離子鉆孔、蝕刻等。
[0028]如圖23所示，可以通過本領域任何已知技術將導電材料設置在第一介電層開口254內(nèi)(參見圖22),以形成第一微電子器件接觸連接盤第一導電通孔266a、第一微電子器件接觸連接盤第二導電通孔266b、第一層疊封裝焊盤導電通孔262a、第二層疊封裝焊盤導電通孔262b、第一次級器件第一導電通孔264盧、第一次級器件第二導電通孔2642a、第二次級器件第一導電通孔264山、以及第二次級器件第二導電通孔2642b。同時，還可以將導電材料設置在第二介電層開口 254’內(nèi)，以形成第二微電子器件接觸連接盤第一導電通孔266a’、第二微電子器件接觸連接盤第二導電通孔266b’、第三層疊封裝焊盤導電通孔262a’、第四層疊封裝焊盤導電通孔262b’、第三次級器件第一導電通孔2641&’、第三次級器件第二導電通孔2642a’、第四次級器件第一導電通孔264山’和第四次級器件第二導電通孔2642b’。如圖23進一步所示，可以形成導電跡線，以電連接各個導電通孔。如圖所示，可以形成第一導電跡線268a，以將第一次級器件第一導電通孔264ia和第一次級器件第二導電通孔2642a中的至少之一與第一微電子器件接觸連接盤第一導電通孔266a電連接。可以形成第二導電跡線268b，以將第二次級器件第一導電通孔264山和第二次級器件第二導電通孔2642b的至少之一與第一微電子器件接觸連接盤第二導電通孔266b電連接。此外，可以形成第三導電跡線268a’，以將第三次級器件第一導電通孔264盧’和第三次級器件第二導電通孔2642a’中的至少之一與第二微電子器件接觸連接盤第一導電通孔266a’電連接。可以形成第四導電跡線268b’，以將第四次級器件第一導電通孔264山’和第四次級器件第二導電通孔2642b’中的至少之一與第二微電子器件接觸連接盤第二導電通孔266b’電連接。因而，各導電通孔和導電跡線的連接在次級器件焊盤與微電子器件之間形成導電通路。導電跡線(例如，元件268a、268b、268a’和268b’)可以是任何合適的導電材料。
[0029]應當理解，可以構建額外的介電層、導電通孔和導電跡線，以形成期望數(shù)量的層。一旦形成了期望數(shù)量的層，就可以形成外層，例如，玻璃布層。如圖23所示，可以在第一介電層252上形成第一外層272，并可以在第二介電層252’上形成第二外層272’?？梢圆捎猛鈱?即，第一外層272和第二外層272’ )設計微電子封裝中的內(nèi)在撓曲/應力，這是本領域技術人員所能夠理解的。
[0030]可以采用去板工藝使如此形成在載體第一表面108和載體第二表面108’上的結構相互分離。圖24示出了在去板之后在載體第一表面108上形成的結構，其中，可以通過任何本領域已知的合適技術來去除支座202a和202b(參見圖23)。應當理解，如果支座202a和202b與載體層一樣是銅，則可以在去板工藝期間去除支座202a和202b。如圖25所示，可以例如通過等離子灰化或溶劑釋放來去除第一犧牲材料層210 (參見圖24)，這是本領域技術人員所能夠理解的；并且還如圖25所示，可以例如通過等離子灰化或化學溶解來從第一微電子器件242中去除第一微電子器件粘合層244以及次級器件粘合層276a和276b，以形成微電子器件封裝280。應當理解，如果采用等離子灰化去除第一犧牲材料層210，則也可以在單個步驟中去除第一微電子器件粘合層244。
[0031]從圖25可以看出，圖14-25的過程可以得到設置在第一微電子器件242的厚度T內(nèi)(即，在第一微電子器件活性表面148和第一微電子器件背面250之間)的次級器件(例如，元件274a和274b)。
[0032]注意，次級器件(g卩，元件274a、274b、274a’和274b’(參見圖21))未必與微電子器件244和244’(參見圖21)共享相同的開口(S卩，元件234、234’(參見圖18))?？梢詾榇渭壠骷臀㈦娮悠骷为殑?chuàng)建特有的開口，從而實現(xiàn)諸如最小內(nèi)建層厚度變化性或撓曲工程設計的優(yōu)化，這是本領域技術人員所能夠理解的。
[0033]圖26-38示出了用于形成具有嵌入器件側次級器件的內(nèi)建無凹凸層無芯(BBUL-C)微電子封裝的過程的另一實施例的截面圖。如圖26所示，可以提供諸如圖1的載體100的載體,其中，可以在載體第一表面108之上淀積第一支座材料層302,并可以同時在載體第二表面108’上淀積第二支座材料層302’。第一支座材料層302和第二支座材料層302’可以由任何合適的材料(包括但不限于光致抗蝕劑材料)來形成，并可以通過本領域任何已知技術來形成，該已知技術包括但不限于旋涂、干法光學膜層壓和化學氣相淀積。在一個實施例中，可以將第一支座材料層302和第二支座材料層302淀積至大約30 ii m與IOOiim之間的厚度。
[0034]如圖27所不,可以形成貫穿第一支座材料層302的開口 304,以暴露出載體第一表面108的一部分，并且可以同時在第二支座材料層302’中形成開口 304’，以暴露出載體第二表面108’的一部分?？梢酝ㄟ^本領域任何已知技術來形成第一支座材料層開口 304和第二支座材料層開口 304’，該已知技術包括但不限于光刻圖案化和顯影。
[0035]如圖28所示，在采用光致抗蝕劑材料形成第一支座材料層302和第二支座材料層302’時，可以通過暴露于分別如箭頭306和306’所示的輻射(例如光)而使光致抗蝕劑材料受到大片曝光(例如，交聯(lián))。如圖29所示，可以在第一支座材料層302之上和在第一支座材料層開口 304 (參見圖27)中形成諸如光致抗蝕劑材料的第一犧牲材料層310，并可以在第二支座材料層302’之上和第二支座材料層開口 304’(參見圖27)中形成諸如光致抗蝕劑材料的第二犧牲材料層310’?？梢酝ㄟ^本領域任何已知技術形成第一犧牲材料層310和第二犧牲材料層310’，該已知技術包括但不限于旋涂、干燥光學膜層壓以及化學氣相淀積。在一個實施例中，可以將第一犧牲材料層310和第二犧牲材料層310’淀積到大約300
與600 iim之間的厚度。
[0036]如圖30所示，可以形成貫穿第一犧牲材料層310的開口 332，以暴露出第一支座材料層310的一部分和載體第一表面108的一部分，并且可以同時在第二犧牲材料層310’中形成開口 332’ ,以暴露出第二犧牲材料層310’的一部分和載體第二表面108’的一部分?？梢酝ㄟ^本領域任何已知技術來形成第一犧牲材料層開口 332和第二犧牲材料層開口 332’，該已知技術包括但不限于光刻圖案化和顯影。應當理解，如果將光致抗蝕劑材料用于支座材料層和犧牲材料層，則如圖28所示，使第一支座材料層302和第二支座材料層302’發(fā)生交聯(lián)可導致在第一犧牲材料層開口 332和第二犧牲材料層開口 332’的形成期間而基本未受影響的第一支座材料層302和第二支座材料層302’。
[0037]如圖31所示，可以采用粘合材料344使第一微電子器件342通過其背面350附著到在第一犧牲材料層開口 332內(nèi)的載體第一表面108。第一微電子器件342可以具有在其活性表面348上的至少一個接觸連接盤(被示為元件346a和346b)?？梢圆捎谜澈喜牧?44’使第二微電子器件342’通過背面350’附著到在第二犧牲材料層開口 332’內(nèi)的載體第二表面108’。第二微電子器件342’可以具有在其活性表面348’上的至少一個接觸連接盤(被示為元件346a’和346b’)。微電子器件可以是任何期望的器件，其包括但不限于微處理器(單芯或多芯)、存儲器件、芯片組、圖形器件、專用集成電路等。
[0038]隨后，可以使至少一個次級器件附著到相應的支座材料。如圖31進一步所示，可以采用粘合材料376a將第一次級器件374a附著到第一支座材料層302，可以采用粘合材料376b將第二次級器件374b附著到第一支座材料層302，可以采用粘合材料376a’將第三次級器件374a’附著到第二支座材料層302’，并可以采用粘合材料376b’將第四次級器件374b’附著到第二支座材料層302b’。
[0039]如圖32所示，可以在第一微電子器件342、第一次級器件374a和第二次級器件374b上形成第一介電層352。同時，可以在第二微電子器件342’、第三次級器件374a’和第四次級器件374b’上形成第二介電層352’。而且，如圖32所示，可以在第一介電層352中形成多個開口 354，以暴露出每一開口 354的相應下列中的至少一部分:微電子器件接觸連接盤346a和346b、第一次級器件374a、以及第二次級器件374b?？梢栽诘诙殡妼?52’中形成多個開口 354’，以暴露出每一開口 354’的相應下列中的至少一部分:微電子器件接觸連接盤346a’和346b’、第三次級器件374a’、或者第四次級器件374b’。在一個實施例中，第一介電層352和第二介電層352’可以包括填充了二氧化硅的環(huán)氧樹脂?？梢酝ㄟ^本領域任何已知技術來形成開口 354和354’，該已知技術包括但不限于激光鉆孔、離子鉆孔、蝕刻等。
[0040]如圖33所示，可以通過本領域任何已知技術將導電材料設置在第一介電材料層開口 354 (參見圖32)內(nèi)，以形成第一微電子器件接觸連接盤第一導電通孔366a、第一微電子器件接觸連接盤第二導電通孔366b、第一次級器件第一導電通孔364ia、第一次級器件第二導電通孔3642a、第二次級器件第一導電通孔364山和第二次級器件第二導電通孔3642b。同時，還可以將導電材料設置在第二介電材料層開口 354’(參見圖32)內(nèi)，以形成第二微電子器件接觸連接盤第一導電通孔366a’、第二微電子器件接觸連接盤第二導電通孔366b’、第三次級器件第一導電通孔3641&’、第三次級器件第二導電通孔3642b’、第四次級器件第一導電通孔364山’和第四次級器件第二導電通孔3642b’。如圖33進一步所示，可以形成導電跡線，以電連接各個導電通孔。如圖所示，可以形成第一導電跡線368a，以將第一次級器件第一導電通孔364ia和第一次級器件第二導電通孔3642a中的至少之一與第一微電子器件接觸連接盤第一導電通孔366a電連接?？梢孕纬傻诙щ娵E線368b，以將第二次級器件第一導電通孔364山和第二次級器件第二導電通孔3642b中的至少之一與第一微電子器件接觸連接盤第二導電通孔366b電連接。此外，可以形成第三導電跡線368a’，以將第三次級器件第一導電通孔3641&’和第三次級器件第二導電通孔3642a’中的至少之一與第二微電子器件接觸連接盤第一導電通孔366a’電連接?？梢孕纬傻谒膶щ娵E線368b’，以將第四次級器件第一導電通孔364山’和第四次級器件第二導電通孔3642b’中的至少之一與第二微電子器件接觸連接盤第二導電通孔366b’電連接。因而，各導電通孔和導電跡線的連接在次級器件焊盤和微電子器件之間形成導電通路。導電跡線(例如，元件368a、368b、368a’和368b’ )可以是任何合適的導電材料。
[0041]應當理解，可以構建額外的介電層、導電通孔和導電跡線，以形成期望數(shù)量的層。一旦形成了期望數(shù)量的層，就可以形成外層，例如，玻璃布層。如圖33所示，可以在第一介電層352上形成第一外層372，并可以在第二介電層352’上形成第二外層372’?？梢圆捎猛鈱?即，第一外層372和第二外層372’ )來設計微電子封裝中的內(nèi)在撓曲/應力，這是本領域技術人員所能夠理解的。
[0042]可以采用去板工藝使如此形成在載體第一表面108和載體第二表面108’上的結構相互分離，這是本領域已知的。圖34示出了在去板之后在載體第一表面108上形成的結構。
[0043]如圖35所示，可以例如通過溶劑釋放來去除第一支座材料層302和第一犧牲材料層310。隨后，可以如圖36所示，例如通過等離子灰化來去除第一微電子器件粘合材料層344、第一次級器件粘合材料376a和第二次級器件粘合材料376b (參見圖34)，以形成微電子器件封裝380。
[0044]應當理解，可以采用受控等離子灰化同時去除第一支座材料層302、第一犧牲材料層310、第一微電子器件粘合材料層344、第一次級器件粘合材料376a、以及第二次級器件粘合材料376b。還應當理解，可以采用受控的等離子灰化來去除第一支座材料層302、第一微電子器件粘合材料層344、第一次級器件粘合材料376a、以及第二次級器件粘合材料376b，同時如圖37所示將第一犧牲材料層310保留在原位，以形成微電子器件封裝390。
[0045]從圖36和37可以看出，圖26_37的過程可以得到設置在第一微電子器件342的厚度T內(nèi)(即，在第一微電子器件活性表面348和第一微電子器件背面350之間)的次級器件(例如，元件374a和374b)。
[0046]盡管圖28-37中所示的實施例在為微電子器件封裝而形成的支座層中示出，但是應當理解，可以形成多重支座材料層，并且可以在這些材料內(nèi)形成各種凹穴或空腔，從而創(chuàng)建出各種封裝架構，以實現(xiàn)微電子器件和封裝堆疊以及多器件嵌入，這是本領域技術人員所能夠理解的。
[0047]應當理解，本說明書的主題未必局限于圖1-37中所示的具體應用?？梢詫⑺鲋黝}應用于其它微電子器件封裝應用。此外，還可以將所述主題用到微電子器件制造領域以外的任何合適應用中。此外，本說明書的主題可以是較大的內(nèi)建無凹凸封裝的部分，其可以包括多個堆疊的微電子裸片，其可以以晶片級來形成或以任何數(shù)量的合適變化來形成，這是本領域技術人員所能夠理解的。
[0048]盡管已經(jīng)詳細描述了本發(fā)明的實施例，但是應當理解，由所附權利要求限定的本發(fā)明不受上述說明書中闡述的具體細節(jié)的限制，在不背離本發(fā)明的精神和范圍的基礎上可以存在很多明顯的變化。
【權利要求】
1.一種微電子器件封裝，包括: 具有活性表面和相反的背面的微電子器件，其中，所述微電子器件的厚度由所述微電子器件的活性表面與所述微電子器件的背面之間的距離來界定；以及 至少一個次級器件，其電連接至所述微電子器件，其中，在所述微電子器件的所述厚度內(nèi)將所述至少一個次級器件定位到緊鄰所述微電子器件的位置。
2.根據(jù)權利要求1所述的微電子器件封裝，其中，所述至少一個次級器件包括至少一個電容器。
3.根據(jù)權利要求1所述的微電子器件封裝，還包括在所述至少一個次級器件與所述微電子器件之間的導電通路，所述導電通路包括: 設置在所述微電子器件之上的介電層； 第一導電通孔，其貫穿所述介電層延伸且電連接至所述至少一個次級器件； 第二導電通孔，其貫穿所述介電層延伸且電連接至所述微電子器件；以及 導電跡線，其將所述第一導電通孔電連接至所述第二導電通孔。
4.根據(jù)權利要求2所述的微電子器件封裝，其中，將所述介電層設置在所述至少一個次級器件之上。
5.一種形成微電子器件封裝的方法，包括: 提供具有活性表面和相反的背面的微電子器件，其中，所述微電子器件的厚度由所述微電子器件的活性表面與所述微電子器件的背面之間的距離來界定；以及 在所述微電子器件的所述厚度內(nèi)將至少一個次級器件定位到緊鄰所述微電子器件的位置；以及 將所述次級器件電連接至所述微電子器件。
6.根據(jù)權利要求5所述的方法，其中，在所述微電子器件的所述厚度內(nèi)將至少一個次級器件定位到緊鄰所述微電子器件的位置包括:在所述微電子器件的所述厚度內(nèi)將至少一個電容器定位到緊鄰所述微電子器件的位置。
7.根據(jù)權利要求5所述的方法，還包括在所述至少一個次級器件與所述微電子器件之間的導電通路，所述導電通路包括: 將介電層設置在所述微電子器件之上； 形成貫穿所述介電層延伸的、電連接至所述至少一個次級器件的第一導電通孔； 形成貫穿所述介電層延伸的、電連接至所述微電子器件的第二導電通孔；以及 形成將所述第一導電通孔電連接至所述第二導電通孔的導電跡線。
8.根據(jù)權利要求5所述的方法，其中，形成所述介電層還包括將所述介電層設置在所述至少一個次級器件之上。
9.一種形成微電子器件封裝的方法，包括: 在載體上形成犧牲材料層； 形成貫穿所述犧牲材料層的開口，以暴露出所述載體的一部分； 將至少一個次級器件焊盤形成在所述犧牲材料層上； 將微電子器件附著到在所述犧牲材料層的開口內(nèi)的所述載體上，其中，所述微電子器件具有活性表面、相反的背面、以及由所述微電子器件的活性表面和所述微電子器件的背面之間的距離所界定的厚度；將介電層設置在所述微電子器件和所述至少一個次級器件焊盤之上； 在所述至少一個次級器件焊盤與所述微電子器件之間形成導電通路； 去除所述犧牲材料層；以及 將次級器件附著到所述至少一個次級器件焊盤，其中，將所述次級器件設置在所述微電子器件的所述厚度內(nèi)。
10.根據(jù)權利要求9所述的方法，其中，將所述次級器件附著到所述至少一個次級器件焊盤包括將電容器附著到所述至少一個次級器件焊盤。
11.根據(jù)權利要求9所述的方法，其中，在所述至少一個次級器件焊盤與所述微電子器件之間形成所述導電通路包括: 形成貫穿所述介電層而到達所述次級器件焊盤的至少一個開口； 形成貫穿所述介電層而到達所述微電子器件的至少一個開口； 將導電材料設置在所述開口內(nèi)，以形成至少一個次級器件焊盤導電通孔和至少一個微電子器件導電通孔；以及 在所述至少一個次級器件焊盤導電通孔與所述至少一個微電子器件導電通孔之間形成至少一條導電跡線。
12.—種形成微電子器件封裝的方法,包括: 在載體上形成至少一個支座； 在所述載體和所述至少一個支座上形`成犧牲材料層； 形成貫穿犧牲材料層的開口，以暴露出所述載體的一部分； 將微電子器件附著到在所述犧牲材料層的開口內(nèi)的所述載體上，其中，所述微電子器件具有活性表面、相反的背面、以及由所述微電子器件的活性表面與所述微電子器件的背面之間的距離所界定的厚度； 將至少一個次級器件附著到所述至少一個支座，其中，將所述至少一個次級器件定位在所述微電子器件的所述厚度內(nèi)； 將介電層設置在所述微電子器件和所述至少一個次級器件之上； 在所述至少一個次級器件焊盤與所述微電子器件之間形成導電通路； 去除所述至少一個支座；以及 去除所述犧牲材料層。
13.根據(jù)權利要求12所述的方法，其中，將至少一個次級器件附著到所述至少一個支座包括將電容器附著到所述至少一個支座。
14.根據(jù)權利要求12所述的方法，其中，在所述至少一個次級器件焊盤與所述微電子器件之間形成所述導電通路包括: 形成貫穿所述介電層而到達所述次級器件焊盤的至少一個開口； 形成貫穿所述介電層而到達所述微電子器件的至少一個開口； 將導電材料設置在所述開口內(nèi)，以形成至少一個次級器件焊盤導電通孔和至少一個微電子器件導電通孔；以及 在所述至少一個次級器件焊盤導電通孔和所述至少一個微電子器件導電通孔之間形成至少一條導電跡線。
15.—種形成微電子器件封裝的方法,包括:在載體上形成支座材料層； 形成貫穿所述支座材料層的開口，以暴露出所述載體的一部分； 在所述支座材料層上以及在所述支座材料層的開口內(nèi)形成犧牲材料層； 形成貫穿所述犧牲材料層的開口，以暴露出所述支座材料層的一部分和所述載體的一部分； 將微電子器件附著到所述載體，其中，所述微電子器件具有活性表面、相反的背面、以及由所述微電子器件的活性表面與所述微電子器件的背面之間的距離所界定的厚度； 將至少一個次級器件附著到所述至少一個支座材料層，其中，將所述至少一個次級器件定位在所述微電子器件的所述厚度內(nèi)； 將介電層設置在所述微電子器件和所述至少一個次級器件之上； 在所述至少一個次級器件焊盤與所述微電子器件之間形成導電通路； 去除所述至少一個支座。
16.根據(jù)權利要求15所述的方法，其中，將所述至少一個次級器件附著到所述至少一個支座材料層包括將電容器附著到所述至少一個支座材料層。
17.根據(jù)權利要求15所述的方法，還包括去除所述犧牲材料層。
18.根據(jù)權利要求15所述的方法，其中，在所述至少一個次級器件焊盤與所述微電子器件之間形成導電通路包括: 形成貫穿所述介電層而到達所述次級器件焊盤的至少一個開口； 形成貫穿所述介電層而到達所述微電子器件的至少一個開口； 將導電材料設置在所述開口內(nèi)，以形成至少一個次級器件焊盤導電通孔和至少一個微電子器件導電通孔；以及 在所述至少一個次級器件焊盤導電通孔與所述至少一個微電子器件導電通孔之間形成至少一條導電跡線。
19.根據(jù)權利要求16所述的方法，其中，在所述載體上形成所述支座材料層包括在所述載體上形成光致抗蝕劑支 座材料層。
20.根據(jù)權利要求19所述的方法，還包括使所述光致抗蝕劑支座材料層發(fā)生交聯(lián)。
【文檔編號】H01L23/12GK103620767SQ201280032156
【公開日】2014年3月5日 申請日期:2012年6月25日 優(yōu)先權日:2011年6月27日
【發(fā)明者】W·H·鄭, J·S·居澤爾 申請人:英特爾公司