本發(fā)明屬于微電子測試領域，特別涉及一種基于特征時常數(shù)的勢壘層內(nèi)陷阱分布表征方法，用于異質結晶體管，特別是以iii-v族材料為代表的寬禁帶半導體器件的工藝優(yōu)化和可靠性分析。

背景技術：

以iii-v族材料為代表的寬禁帶半導體材料有很多優(yōu)點，用其制備的異質結晶體管器件具有工作電流大、工作速度快的優(yōu)點，在高頻、高功率、微波及通訊雷達等領域具有巨大的優(yōu)勢和廣泛的應用前景。因此該類型器件自誕生以來就成為大家研究的熱點。

半導體器件技術飛速發(fā)展，但是在高頻、大信號的驅動下，微電子器件的輸出電流擺幅劇減，輸出功率密度下降，這種現(xiàn)象稱為電流崩塌效應。在高溫，高壓等惡劣環(huán)境以及大功率應用下的器件也會出現(xiàn)漏電流下降、閾值電壓漂移等現(xiàn)象，嚴重影響器件工作的穩(wěn)定性，究其原因，研究者認為是器件在制備工藝過程中或是在不同使用環(huán)境下向勢壘層引入了陷阱。因此，測量器件中勢壘層內(nèi)陷阱俘獲電子的數(shù)量可以評估勢壘層陷阱對退化的影響程度，進而優(yōu)化器件制備工藝，提高器件的可靠性。

傳統(tǒng)測量器件電流崩塌的方法是采用半導體參數(shù)分析儀對異質結半導體器件進行直流或脈沖測試，通過比較不同脈沖電壓和直流電壓下的最大輸出電流，得到電流崩塌量，然而這種方法無法得到器件柵極下方勢壘層內(nèi)陷阱的總數(shù)量以及陷阱俘獲/釋放電子的數(shù)量在不同脈寬間隔內(nèi)的分布情況，因此也就無法對異質結半導體器件的制造工藝進行優(yōu)化，影響異質結半導體器件的工作穩(wěn)定性。

技術實現(xiàn)要素：

本發(fā)明的目的在于針對上述現(xiàn)有技術的不足，提出一種基于特征時常數(shù)的勢壘層內(nèi)陷阱分布表征方法，以實現(xiàn)對異質結半導體器件制造工藝的優(yōu)化，提高器件的工作穩(wěn)定性。

為實現(xiàn)上述目的，本發(fā)明的技術方案包括如下步驟：

1)制作待測試器件：利用異質結外延工藝依次從下向上制備襯底、成核層、緩沖層、插入層和勢壘層，再在半導體材料上淀積金屬電極，制備出源極s和漏極d，在源漏之間制備柵極g，記極柵與漏極的間距為lgd，柵極與源極的間距為lgs，漏極與源極的間距為lds，柵極、源極及漏極三個電極的長度分別為lg，ls，ld；

2)連接測試電路：將源極s的一端與漏極d連接，另一端與第二電流表a2連接，將柵極g的一端依次與脈沖電源e和第一電流表a1連接，將第二電流表a2和脈沖電源e的另一端均接地；

3)計算勢壘層內(nèi)陷阱填充動態(tài)平衡時俘獲/釋放的電子數(shù)量：

3a)在待測試器件的柵極g上施加p個周期的脈沖電壓，脈沖電壓的脈沖高電平為vh、低電壓平為vl、高電平脈寬為wh低電平脈寬為wl及脈沖周期t＝wh+wl。分別讀出第一電流表a1的示數(shù)ig(t)和第二電流表a2的示數(shù)ids(t)；

3b)對待測試器件柵極g施加0v的低電平脈沖，得到勢壘層陷阱俘獲電子電流i(t)＝ig(t)-ids(t)，并規(guī)定勢壘層陷阱俘獲電子形成的電流方向為正；

3c)對待測試器件柵極g施加大于0v的高電平脈沖，得到勢壘層陷阱釋放電子電流i(t)＝-|ig(t)-ids(t)|，并規(guī)定勢壘層陷阱釋放電子形成的電流方向為負；

3e)根據(jù)電荷量和電流的關系，計算第p和第p-1個脈沖周期內(nèi)件勢壘層陷阱俘獲/釋放的電子數(shù)量分別為：

其中p為正整數(shù)，t為脈沖周期；e為電子電量，其大小為1×10^-19c；

3f)計算步驟3e)中測得的n(p)和n(p-1)的相對誤差，判定勢壘層陷阱俘獲/釋放電子數(shù)量是否達到動態(tài)平衡：

若則判定勢壘層陷阱俘獲/釋放電子數(shù)量達到動態(tài)平衡，停止施加脈沖電壓，記此時的勢壘層內(nèi)陷阱俘獲/釋放的總電子數(shù)量為n＝n(p)；

反之，未達到動態(tài)平衡，則繼續(xù)執(zhí)行步驟3a)至3e)，直至符合俘獲/釋放電子數(shù)量動態(tài)平衡條件；

4)計算勢壘層內(nèi)陷阱俘獲電子數(shù)量在不同的低電平脈寬間隔內(nèi)的分布：

4a)多次改變脈沖電壓的低電平寬度，保持脈沖電壓的其他參數(shù)不變，重復步驟3)的所有測試步驟，依次記錄勢壘層內(nèi)陷阱俘獲的總電子數(shù)量nwl(k)，其中k＝1，2，3，…，m；

4b)根據(jù)步驟4a)，得到勢壘層內(nèi)陷阱在wl(k-1)-wl(k)的低電平脈寬之間的俘獲的電子數(shù)量為：

δnwl(k)＝nwl(k-1)-nwl(k)，

其中，nwl(k-1)為第k-1次改變脈沖電壓的低電平寬度得到的勢壘層內(nèi)陷阱俘獲的總電子數(shù)量，nwl(k)為第k次改變脈沖電壓的低電平寬度得到的勢壘層內(nèi)陷阱俘獲的總電子數(shù)量；

5)計算勢壘層內(nèi)陷阱釋放電子數(shù)量在不同的高電平脈寬間隔內(nèi)的分布：

5a)多次改變脈沖的高電平寬度，保持脈沖電壓的其他參數(shù)不變，重復步驟3)的所有測試步驟，依次記錄勢壘層內(nèi)陷阱釋放的總電子數(shù)量nwh(k)；

5b)根據(jù)步驟5a)，得到勢壘層內(nèi)陷阱在wh(k)-wh(k-1)的高電平脈寬之間釋放的電子數(shù)量為：δnwh(k)＝nwh(k)-nwh(k-1)，其中，nwh(k-1)為第k-1次改變脈沖電壓的高電平寬度得到的勢壘層內(nèi)陷阱俘獲的總電子數(shù)量，nwh(k)為第k次改變脈沖電壓的高電平寬度得到的勢壘層內(nèi)陷阱釋放的總電子數(shù)量。

本發(fā)明與現(xiàn)有技術相比具有如下優(yōu)點：

1)可直接表征陷阱俘獲/釋放電子的分布情況。

本發(fā)明通過測量計算不僅可以直接得到柵極下方勢壘層俘獲的電子總數(shù)，還可以得到在不同低電平脈寬間隔內(nèi)勢壘層內(nèi)陷阱俘獲電子數(shù)量的分布情況，以及在不同高電平脈寬間隔內(nèi)勢壘層內(nèi)陷阱釋放電子數(shù)量的分布情況，由此反應了在不同低、高電平脈寬間隔內(nèi)勢壘層內(nèi)陷阱數(shù)量的分布情況；

2)測試設備和測試過程簡單。

本發(fā)明所需測試設備及測試過程非常簡單，僅需監(jiān)測施加脈沖電壓過程中的兩個電流表示數(shù)，再經(jīng)簡單的數(shù)學公式對測試數(shù)據(jù)快速處理，就可得到測試器件柵極下方勢壘層陷阱俘獲的電子數(shù)量；

3)本發(fā)明由于給器件施加的脈沖寬度的間隔就是陷阱俘獲和釋放電子的時常數(shù)，因而通過在不同的脈寬下測試，可得到陷阱俘獲和釋放電子數(shù)量隨時常數(shù)的分布情況。

附圖說明

圖1是本發(fā)明的實現(xiàn)流程圖；

圖2是本發(fā)明的測試電路示意圖；

圖3是對圖1施加p個脈沖過程中電流表示數(shù)實時變化示意圖；

圖4是本發(fā)明中勢壘層內(nèi)陷阱俘獲電子數(shù)量隨低電平脈寬變化示意圖；

圖5是本發(fā)明中勢壘層內(nèi)陷阱俘獲電子時常數(shù)分布隨低電平脈寬變化示意圖；

圖6是本發(fā)明中勢壘層內(nèi)陷阱釋放電子數(shù)量隨高電平脈寬變化示意圖；

圖7是本發(fā)明中勢壘層內(nèi)陷阱釋放電子時常數(shù)分布隨高電平脈寬變化示意圖。

具體實施方式

下面結合附圖和實施例，對本發(fā)明的具體實施方式作進一步的詳細說明。實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。

參照圖1，本步驟的具體實現(xiàn)如下：

步驟1，制作待測試器件。

1a)利用異質結外延工藝依次從下向上制備襯底、成核層、緩沖層、插入層和勢壘層；

1b)再在勢壘層上淀積金屬電極，制備出源極s和漏極d，在源漏之間制備柵極g，記極柵與漏極的間距為lgd，柵極與源極的間距為lgs，漏極與源極的間距為lds，記柵極、源極及漏極三個電極的長度分別為lg，ls，ld；

本實例設但不限于極柵與漏極的間距l(xiāng)gd＝2.5μm，柵極與源極的間距l(xiāng)gs＝2.5μm，漏極與源極的間距l(xiāng)ds＝5.4μm；

本實例設但不限于柵極、源極及漏極的長度分別為lg＝0.4μm，ls＝0.5μm，ld＝0.5μm；

本發(fā)明應用的待測試器件滿足lgd＞5lg，lgs＞5lg，可忽略器件勢壘層內(nèi)的陷阱對柵極界面處電子的俘獲作用。

步驟2，連接測試電路。

參照圖2，將源極s的一端與漏極d連接，另一端與第二電流表a2連接，將柵極g的一端依次與脈沖電源e和第一電流表a1連接，將第二電流表a2和脈沖電源e的另一端均接地。

步驟3，計算勢壘層內(nèi)陷阱填充達到動態(tài)平衡時俘獲/釋放的電子數(shù)量。

參照圖3，本步驟對電流表示數(shù)的讀取以及判定俘獲俘獲/釋放電子是否達到動態(tài)平衡的具體測試步驟如下：

3a)先在待測試器件的柵極g上施加p個周期的脈沖電壓，該脈沖電壓的高電平為vh，低電壓平為vl，高電平脈寬為wh，低電平脈寬為wl，脈沖周期t＝wh+wl；再分別讀出第一電流表a1的示數(shù)ig(t)和第二電流表a2的示數(shù)ids(t)；

3b)對待測試器件柵極g施加0v的低電平脈沖，得到勢壘層陷阱俘獲電子電流i(t)＝ig(t)-ids(t)，并規(guī)定勢壘層陷阱俘獲電子形成的電流方向為正；

3c)對待測試器件柵極g施加大于0v的高電平脈沖，得到勢壘層陷阱釋放電子電流i(t)＝-|ig(t)-ids(t)|，并規(guī)定勢壘層陷阱釋放電子形成的電流方向為負；

3e)根據(jù)電荷量和電流的關系，計算第p個脈沖周期內(nèi)件勢壘層陷阱俘獲/釋放的電子數(shù)量n(p):

計算第p-1個脈沖周期內(nèi)件勢壘層陷阱俘獲/釋放的電子數(shù)量n(p-1)：

其中p為正整數(shù)，t為脈沖周期；e為電子電量，其大小為1×10^-19c；

3f)計算步驟3e)中的第p個脈沖周期內(nèi)件勢壘層陷阱俘獲/釋放的電子數(shù)量n(p)和第p-1個脈沖周期內(nèi)件勢壘層陷阱俘獲/釋放的電子數(shù)量n(p-1)的相對誤差，判定勢壘層陷阱俘獲俘獲/釋放電子數(shù)量是否達到動態(tài)平衡：

若則判定勢壘層陷阱俘獲俘獲/釋放電子數(shù)量達到動態(tài)平衡，停止施加脈沖電壓，記此時的勢壘層內(nèi)陷阱俘獲的總電子數(shù)量為n＝n(p)；

反之，未達到動態(tài)平衡，則繼續(xù)執(zhí)行步驟3a)至3e)，直至符合俘獲/釋放電子數(shù)量動態(tài)平衡條件。

步驟4，計算勢壘層內(nèi)陷阱俘獲電子數(shù)量在不同的低電平脈寬間隔內(nèi)的分布。

本步驟通過改變低電平寬度得到勢壘層內(nèi)陷阱俘獲電子數(shù)量變化的具體測試步驟如下：

4a)依次改變脈沖電壓的低電平寬度為wl(1)，wl(2)，wl(3)，...，wl(m)，并保持脈沖電壓的脈沖高電平vh、脈沖低電平vl及高電平脈寬wh不變，重復步驟3的所有測試步驟，依次記錄勢壘層內(nèi)陷阱俘獲的總電子數(shù)量nwl(k)，得到勢壘層內(nèi)陷阱俘獲電子數(shù)量隨低電平脈寬變化示意圖，如圖4，其中wl(1)<wl(2)<wl(3)<...<wl(m)，k＝1，2，3，…，m，m為正整數(shù)；

4b)根據(jù)步驟4a)，得到勢壘層內(nèi)陷阱在wl(k-1)-wl(k)的低電平脈寬之間的俘獲的電子數(shù)量為：δnwl(k)＝nwl(k)-nwl(k-1)，其中nwl(k-1)為第k-1次改變脈沖電壓的低電平寬度得到的勢壘層內(nèi)陷阱俘獲的總電子數(shù)量，nwl(k)為第k次改變脈沖電壓的低電平寬度得到的勢壘層內(nèi)陷阱俘獲的總電子數(shù)量；

4c)根據(jù)步驟4b)的公式得到如圖5所示的在不同低電平脈寬間隔內(nèi)勢壘層內(nèi)陷阱俘獲電子數(shù)量δnwl(k)的分布情況，根據(jù)半導體物理的理論，給待測器件施加的俘獲電子的脈沖的時間就是陷阱俘獲電子的時常數(shù)，因此圖5實質上表征了不同時常數(shù)內(nèi)陷阱俘獲電子數(shù)量δnwl(k)的分布情況。

步驟5，計算勢壘層內(nèi)陷阱釋放電子數(shù)量在不同的高電平脈寬間隔內(nèi)的分布。

本步驟通過改變低電平寬度得到勢壘層內(nèi)陷阱俘獲電子數(shù)量變化實現(xiàn)，其步驟如下：

5a)依次改變脈沖電壓的高電平寬度為wh(1)，wh(2)，wh(3)，...，wh(m)，并保持脈沖電壓的脈沖高電平vh、脈沖低電平vl及低電平脈寬wl不變，重復步驟3的所有測試步驟，依次記錄勢壘層內(nèi)陷阱俘獲的總電子數(shù)量nwh(k)，得到勢壘層內(nèi)陷阱釋放電子數(shù)量隨高電平脈寬變化示意圖，如圖6，其中wh(1)<wh(2)<wh(3)<...<wh(m)，k＝1，2，3，…，m，m為正整數(shù)；

5b)根據(jù)步驟5a)，得到勢壘層內(nèi)陷阱在wh(k-1)-wh(k)的高電平脈寬之間釋放的電子數(shù)量為：δnwh(k)＝nwh(k-1)-nwh(k)，其中nwh(k)為第k次改變脈沖電壓的高電平寬度得到的勢壘層內(nèi)陷阱釋放的總電子數(shù)量，nwh(k-1)為第k-1次改變脈沖電壓的高電平寬度得到的勢壘層內(nèi)陷阱釋放的總電子數(shù)量；

5c)根據(jù)步驟5b)的公式，得到如圖7所示的在不同的高電平脈寬之間勢壘層內(nèi)陷阱釋放的電子數(shù)量δnwh(k)的分布情況；根據(jù)半導體物理的理論，給待測器件施加的釋放電子的脈沖寬度的時間就是陷阱釋放電子的時常數(shù)，因此圖7實質上表征了不同時常數(shù)內(nèi)陷阱釋放電子δnwh(k)的分布情況。

以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，顯然對于本領域的專業(yè)人員來說，在了解本發(fā)明的內(nèi)容和原理后，在本發(fā)明的精神和原則之內(nèi)可進行修改、等同替換和改進等，例如，本發(fā)明所采用的測試圖形是基于iii-iv族化合物半導體異質結材料制備的晶體管器件，同樣也適用于其他族元素制備的具有歐姆接觸區(qū)的半導體器件，例如si、ge材料制備的mos器件。這些所作的修改、等同替換和改進均應包含在本發(fā)明的保護范圍之內(nèi)。