專利名稱：混合共平面soi襯底結(jié)構(gòu)及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子領(lǐng)域，涉及一種襯底結(jié)構(gòu)，特別是涉及一種混合共平面SOI襯底結(jié)構(gòu)及其制備方法。
背景技術(shù)：
隨著半導(dǎo)體器件尺寸的縮小，傳統(tǒng)的體硅材料正接近其物理極限，應(yīng)變硅、Ge以及II1- V化合物材料由于其高遷移率而受到廣泛關(guān)注。Ge具有高的電子遷移率和空穴遷移率，但受限于器件工藝因素(Ge的η型摻雜和η型歐姆接觸等)，Ge的NMOS性能一直不理想，所以Ge —般用于制造PM0S。諸如GaAS之類的II1-V族半導(dǎo)體材料具有高電子遷移率，可以制造高性能的NMOS器件，并且II1-V族化合物半導(dǎo)體材料在光電子器件、光電集成、超高速微電子器件、超高頻微波器件及電路上均有廣闊的應(yīng)用前景。而應(yīng)變硅既可以用于制造 PM0S，也可以用于制造NM0S。請參閱表1，列舉了幾種半導(dǎo)體材料的電子遷移率和空穴遷移 率，其中GaAs和InAs屬于II1-V族化合物。從表中可見，Ge的電子遷移率約為硅的三倍，空穴遷移率約為硅的四倍，而GaAs、InAs的電子遷移率均為硅的數(shù)倍。
電子遷移率空穴遷移率
(Cm2V1S1)(Cm2V1S1)
Si 450500---
Ge39001900
GaAs8000400
InAs33000460表I根據(jù)國際半導(dǎo)體路線(ITRS)，有必要研制在絕緣襯底或硅基體上同時具有II1-V族材料，應(yīng)變硅或者Ge材料的異質(zhì)集成高遷移率的半導(dǎo)體襯底材料，以保證集成電路技術(shù)繼續(xù)沿著或超過摩爾定律持續(xù)發(fā)展，同時也可以為實(shí)現(xiàn)單片集成的光電集成芯片、MEMS等多種功能芯片的集成化提供高性能的襯底材料。而絕緣體上硅(SOI)器件與體硅相比具有高速低功耗等優(yōu)勢。但目前還沒有一種成熟可行的方法來制備低缺陷密度、高晶體質(zhì)量的鍺，II1-V材料或者應(yīng)變硅混合共平面的SOI襯底結(jié)構(gòu)。

發(fā)明內(nèi)容
鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種混合共平面SOI襯底結(jié)構(gòu)及其制備方法，用于解決現(xiàn)有技術(shù)中還沒有一種成熟可行的方法來制備低缺陷密度、高晶體質(zhì)量的鍺，II1- V材料或者應(yīng)變硅混合共平面的SOI襯底結(jié)構(gòu)的問題。為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種混合共平面SOI襯底結(jié)構(gòu)的制備方法，所述方法至少包括以下步驟I)提供一自下而上依次為背襯底、埋氧化層和頂層硅膜的SOI襯底；2)在所述頂層硅膜上形成鍺硅緩沖層，并在所述鍺硅緩沖層上形成硅層或鍺層；3)在所述步驟2)形成的結(jié)構(gòu)上進(jìn)行刻蝕，形成若干凹槽；所述凹槽底部到達(dá)所述頂層硅膜表面或所述頂層硅膜內(nèi)；4)進(jìn)行退火使所述鍺硅緩沖層的應(yīng)力釋放，以得到鍺硅緩沖層上的應(yīng)變硅層或弛豫的鍺層；5)在所述應(yīng)變硅層上或弛豫的鍺層上及所述凹槽的側(cè)壁上形成氮化硅層；
6)在所述凹槽內(nèi)進(jìn)行選擇性外延生長鍺或II1-V族化合物材料；7)去除所述應(yīng)變硅層或弛豫的鍺層頂面所在平面以上的鍺或II1-V族化合物材料及氮化硅層?？蛇x地，所述步驟2)中，所述鍺硅緩沖層的厚度小于其在所述頂層硅膜上生長的臨界厚度?？蛇x地，所述步驟3)中，所述凹槽的寬度范圍為10納米至90微米。可選地，所述步驟3)中，所述刻蝕采用反應(yīng)離子刻蝕技術(shù)?？蛇x地，所述步驟4)中，所述弛豫的鍺層為部分弛豫或完全弛豫?？蛇x地，所述步驟6)中，所述II1-V族材料包括由元素周期表第III族元素中的一種或多種與元素周期表第V族元素中的一種或多種構(gòu)成的半導(dǎo)體材料?？蛇x地，所述II1-V 族材料包括 GaAs、AlAs、InP, AlGaAs, InGaAs, InGaN, InGaP,GaN、GaP、GaAs、InN、InAs、AIN、A1P、AlAs、InGaNP、GaAIN、InAlN 中的一種或多種。本發(fā)明還提供一種混合共平面SOI襯底結(jié)構(gòu)，所述混合共平面SOI襯底結(jié)構(gòu)包括背襯底、位于背襯底上的埋氧化層以及位于埋氧化層上的頂層硅膜；所述頂層硅膜上形成有若干第一區(qū)域和若干第二區(qū)域，所述第一區(qū)域與第二區(qū)域間隔排列，并通過隔離墻隔離，所述隔離墻底部到達(dá)所述頂層硅膜表面或所述頂層硅膜內(nèi)；所述第一區(qū)域包括鍺硅緩沖層及位于其上的應(yīng)變硅層或弛豫的鍺層；所述第二區(qū)域的材料為鍺或II1-V族化合物。可選地，所述鍺硅緩沖層為單層、雙層或多層膜結(jié)構(gòu)。可選地，所述第二區(qū)域的寬度范圍為10納米至90微米。如上所述，本發(fā)明的混合共平面SOI襯底結(jié)構(gòu)及其制備方法，具有以下有益效果利用SiGe緩沖層技術(shù)、刻蝕工藝以及圖形襯底外延等技術(shù)制備低缺陷密度、高晶體質(zhì)量的鍺，II1-V材料或者應(yīng)變硅混合共平面的SOI襯底結(jié)構(gòu)。本發(fā)明的混合共平面SOI襯底結(jié)構(gòu)及其制備方法將應(yīng)變硅、Ge或II1-V族化合物這三類材料任意組合共平面形成襯底結(jié)構(gòu)，在此襯底上制備CMOS器件，不同類型MOS (PM0S或CMOS)器件的性能都將得到提升；本發(fā)明的襯底結(jié)構(gòu)在光電集成領(lǐng)域也有廣泛的應(yīng)用前景。


圖1顯示為本發(fā)明的混合共平面SOI襯底結(jié)構(gòu)的制備方法中SOI襯底的結(jié)構(gòu)示意圖。圖2顯示為本發(fā)明的混合共平面SOI襯底結(jié)構(gòu)的制備方法中在所述頂層硅膜上形成鍺硅緩沖層，并在所述鍺硅緩沖層上形成硅層的示意圖。
圖3顯示為本發(fā)明的混合共平面SOI襯底結(jié)構(gòu)的制備方法中刻蝕凹槽的示意圖。圖4顯示為本發(fā)明的混合共平面SOI襯底結(jié)構(gòu)的制備方法中形成氮化硅層的示意圖。圖5顯示為本發(fā)明的混合共平面SOI襯底結(jié)構(gòu)的制備方法中在所述凹槽內(nèi)生長II1-V族化合物材料的示意圖。圖6顯示為本發(fā)明的混合共平面SOI襯底結(jié)構(gòu)的制備方法中去除所述應(yīng)變硅層頂面所在平面以上的II1-V族化合物材料及氮化硅層的示意圖。圖7顯示為本發(fā)明的混合共平 面SOI襯底結(jié)構(gòu)的剖面示意圖。圖8顯示為在本發(fā)明的混合共平面SOI襯底結(jié)構(gòu)上制作PMOS器件及匪OS器件并將器件進(jìn)行隔離的示意圖。元件標(biāo)號說明
1背襯底
2埋氧化層
3頂層硅膜
4、91 鍺硅緩沖層
5桂層
6凹槽
I氮化硅層
BII1-V族化合物材料
9第一區(qū)域 92 應(yīng)變硅層
10第二區(qū)域 11、14 隔離墻
12PMOS器件
13NMOS器件
具體實(shí)施例方式以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的具體實(shí)施方式
加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。請參閱圖1至圖8。需要說明的是，本實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。下面結(jié)合說明書附圖進(jìn)一步說明本發(fā)明提供的一種混合共平面SOI襯底結(jié)構(gòu)及其制備方法，為了示出的方便，附圖并未按照比例繪制，特此說明。實(shí)施例一請參閱圖1至圖6，本發(fā)明提供一種應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)的制備方法，所述方法至少包括以下步驟步驟1)，請參閱圖1，如圖所示，提供一自下而上依次為背襯底1、埋氧化層2和頂層硅膜3的SOI襯底。
步驟2)，請參閱圖2，在所述頂層硅膜3上形成鍺硅緩沖層4，并在所述鍺硅緩沖層 上形成娃層5。具體的，所述鍺硅緩沖層4的厚度小于其在所述頂層硅膜5上生長的臨界厚度。所述鍺硅緩沖層4可以為單層、雙層或多層膜結(jié)構(gòu)。本實(shí)施例中優(yōu)選為單層結(jié)構(gòu)，可以在保證襯底質(zhì)量的基礎(chǔ)上使得制備方法更加簡單，降低成本。需要說明的是，一般來說，晶體薄膜只要生長在與其晶格不匹配(晶格常數(shù)或者熱膨脹系數(shù)不同)的襯底上面時，如果保持外延薄膜平行于生長平面的晶格參數(shù)與襯底的相同，其中就一定存在應(yīng)變；隨著生長薄膜厚度的增大，外延薄膜中積累的應(yīng)力也增大，當(dāng)大到一定的程度就會產(chǎn)生晶面的滑移而產(chǎn)生位錯(失配位錯以及穿透位錯)，同時釋放出應(yīng)力。因此，為了保存外延薄膜中的應(yīng)變，不致因產(chǎn)生位錯而得到釋放，薄膜的厚度就應(yīng)當(dāng)小于某一個臨界值，這個臨界值就是臨界厚度。所以，由于外延薄膜的組分不同，下面的襯底種類不同，薄膜的應(yīng)變也都將相應(yīng)有所不同，從而其臨界厚度也就不一樣。對于上述實(shí)施例中所述頂層硅膜3上生長所述鍺硅緩沖層4來說，鍺硅緩沖層中Ge組分越大，所述鍺硅緩沖層的臨界厚度值也越小，具體值也可以參照J(rèn). W. Mattews等的理論模型得到，換言之，臨界厚度的概念應(yīng)為本領(lǐng)域技術(shù)人員所熟知，在此不予贅述。步驟3)，請參閱圖3，如圖所示，在所述步驟2)形成的結(jié)構(gòu)上進(jìn)行刻蝕，形成若干凹槽6。具體的，所述刻蝕采用反應(yīng)離子刻蝕技術(shù)；所述凹槽6底部到達(dá)所述頂層硅膜3表面或所述頂層硅膜3內(nèi)。如圖3所示，顯示為所述凹槽6底部到達(dá)所述頂層硅膜3表面的情形。具體的，所述凹槽6的寬度d的范圍為10納米至90微米，所述凹槽的寬度d如圖3中所示。步驟4)，進(jìn)行退火使所述鍺硅緩沖層4的應(yīng)力釋放，以得到鍺硅緩沖層上的應(yīng)變娃層。本步驟中，通過簡單的退火就可以得到高質(zhì)量的應(yīng)變硅層，因?yàn)榻?jīng)過刻蝕凹槽，在退火過程中硅層中產(chǎn)生的缺陷會顯著減少。本發(fā)明的應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)的制備方法中高質(zhì)量應(yīng)變硅采用的是刻蝕和簡單的退火處理得到的，制作方法更為簡單、成本低，在制作鍺硅緩沖層時可采用單層結(jié)構(gòu)，且不用做的很厚，進(jìn)一步降低成本。
步驟5),請參閱圖4,如圖所示,在所述應(yīng)變娃層上及所述凹槽6的側(cè)壁上形成氮化硅層7，以便下一步的選擇性外延工藝的實(shí)現(xiàn)。具體的，在所述應(yīng)變硅層上及所述凹槽6的側(cè)壁上形成氮化硅層7的同時，所述凹槽6的底部也會覆蓋一層氮化硅層，所述凹槽6底部的氮化硅層需要通過相關(guān)工藝去除。此為本領(lǐng)域的公知技術(shù)，此處不予贅述。步驟6),請參閱圖5,如圖所示,在所述凹槽6內(nèi)進(jìn)行選擇性外延生長II1-V族化合物材料8。由于所述凹槽6對缺陷的阻擋作用，外延層的缺陷被限制在所述凹槽6的靠下部分，外延層靠近表面的部分缺陷密度小，晶體質(zhì)量高，能夠得到高質(zhì)量的II1-V族化合物材料層。具體的，所述II1-V族材料包括由元素周期表第III族元素中的一種或多種與元 素周期表第V族元素中的一種或多種構(gòu)成的半導(dǎo)體材料。具體的，所述II1-V 族材料包括 GaAs、AlAs、InP、AlGaAs> InGaAs> InGaN、InGaP、GaN、GaP、GaAs、InN、InAs、AIN、A1P、AlAs、InGaNP、GaAIN、InAlN 中的一種或多種。本實(shí)施例中所述II1-V族材料優(yōu)選為GaAs。步驟7),請參閱圖6,如圖所示,去除所述應(yīng)變娃層頂面所在平面以上的II1-V族化合物材料及氮化娃層。具體的，采用化學(xué)機(jī)械拋光法去除所述應(yīng)變硅層頂面所在平面以上的鍺或II1-V族化合物材料及氮化娃層。至此，制備得到一種應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)，所述應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)應(yīng)用于CMOS器件制作時，在所述應(yīng)變硅層上可以制作PMOS器件，在所述II1-V族化合物材料層上可以制備NMOS器件，兩種器件的性能都將得到提升，使得器件的整體性能更好。請參閱圖7，本發(fā)明還提供一種混合共平面SOI襯底結(jié)構(gòu)，如圖所示，所述混合共平面SOI襯底結(jié)構(gòu)包括背襯底1、位于背襯底I上的埋氧化層2以及位于埋氧化層2上的頂層硅膜3 ;所述頂層硅膜上形成有若干第一區(qū)域9和若干第二區(qū)域10，所述第一區(qū)域9與第二區(qū)域10間隔排列，并通過隔離墻11隔離，所述隔離墻11底部到達(dá)所述頂層硅膜3表面或所述頂層硅膜3內(nèi)；所述第一區(qū)域9包括鍺硅緩沖層91及位于其上的應(yīng)變硅層92 ;所述第二區(qū)域10的材料為II1-V族化合物。具體的，所述鍺硅緩沖層為單層、雙層或多層膜結(jié)構(gòu)。本實(shí)施例中，所述鍺硅緩沖層優(yōu)選為單層。具體的，所述第二區(qū)域的寬度范圍為10納米至90微米。根據(jù)工藝條件，可在其上集成數(shù)十至數(shù)萬個器件。請參閱圖8，顯示為在本發(fā)明的應(yīng)變硅層與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)上制作PMOS器件及NMOS器件并將器件進(jìn)行隔離的示意圖。其中在所述應(yīng)變硅層92上制作的是PMOS器件，在所述II1-V族化合物材料上制作的是NMOS器件。具體的，可通過STI或LOCOS工藝在各個器件之間形成隔離墻14，用以隔離各個器件。所述隔離墻14的底部可到達(dá)所述頂層硅膜3的表面，也可以深入所述頂層硅膜3內(nèi)部。圖8所示為所述隔離墻14貫穿所述頂層硅膜3的情形。需要指出的是，在應(yīng)變硅與II1-V族化合物混合共平面SOI襯底制備過程中在所述第一區(qū)域9和第二區(qū)域10之間形成的隔離墻11，其底部可到達(dá)所述頂層硅膜3的表面，也可以深入所述頂層硅膜3內(nèi)部。對于所述隔離墻11底部為到達(dá)所述頂層硅膜3的表面的情形時，在后續(xù)進(jìn)行器件隔離時，可以對所述隔離墻11進(jìn)行加深至所述頂層硅膜3內(nèi)，也可以不用，因?yàn)樗龅谝粎^(qū)域和第二區(qū)域的寬度范圍均為10納米至90微米，在其上可集成若干個器件，相應(yīng)的會制作若干個隔離墻14，所以隔離墻11的數(shù)目可以忽略不計，所述隔離墻11的底部是否深入所述頂層硅3內(nèi)對器件的性能幾乎沒有影響。本發(fā)明的應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)的制備方法得到高質(zhì)量應(yīng)變硅采用的是刻蝕和簡單的退火處理，制作方法更為簡單、成本低。本發(fā)明的應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)用于CMOS器件的制備，不同類型MOS (PM0S或CMOS)器件的性能都將得到提升。實(shí)施例2本實(shí)施例采用與實(shí)施例1基本相同的方案，不同之處在于實(shí)施例一中制備的是應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)，而本實(shí)施例中制備的是鍺與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)。本發(fā)明提供一種鍺與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)的制備方法，所述方法至少包括以下步驟步驟I)，提供一自下而上依次為背襯底、埋氧化層和頂層硅膜的SOI襯底。步驟2)，在所述頂層硅膜上形成鍺硅緩沖層，并在所述鍺硅緩沖層上形成鍺。步驟3)，在所述步驟2)形成的結(jié)構(gòu)上進(jìn)行刻蝕，形成若干凹槽。步驟4)，進(jìn)行退火使所述鍺硅緩沖層的應(yīng)力釋放，以得到鍺硅緩沖層上的弛豫的鍺層。具體的，退火后，所述弛豫的鍺層為部分弛豫或完全弛豫。步驟5)，在所述弛豫的鍺層上及所述凹槽的側(cè)壁上形成氮化硅層，以便下一步的選擇性外延工藝的實(shí)現(xiàn)。步驟6)，在所述凹槽內(nèi)進(jìn)行選擇性外延生長II1-V族化合物材料。步驟7)，去除所述弛豫的鍺層頂面所在平面以上的II1-V族化合物材料及氮化硅層。至此，制備得到一種鍺與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)，本實(shí)施例中鍺與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)的制備方法與實(shí)施例1中應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)的制備方法基本相同，各個步驟中的工藝條件及其它參數(shù)請參閱實(shí)施例1，此處不再贅述。本發(fā)明還提供一種鍺與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)，包括背襯底、位于背襯底上的埋氧化層以及位于埋氧化層上的頂層硅膜；所述頂層硅膜上形成有若干第一區(qū)域和若干第二區(qū)域，所述第一區(qū)域與第二區(qū)域間隔排列，并通過隔離墻隔離，所述隔離墻底部到達(dá)所述頂層硅膜表面或所述頂層 硅膜內(nèi)；所述第一區(qū)域包括鍺硅緩沖層及位于其上的弛豫的鍺層；所述第二區(qū)域的材料為II1-V族化合物。本實(shí)施例中的鍺與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)與實(shí)施例1中的應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)基本相同，請參照實(shí)施例1中各圖及相關(guān)描述，此處不再贅述。
本發(fā)明的鍺與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)中鍺硅緩沖層上高質(zhì)量的弛豫的鍺層是通過刻蝕及簡單的退火得到的。本發(fā)明的鍺與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)應(yīng)用于CMOS器件制作時，在所述弛豫的鍺層上可以制作PMOS器件，在所述II1-V族化合物材料層上可以制備NMOS器件，兩種MOS器件的性能都將得到提升，使得器件的整體性能更好。實(shí)施例3本實(shí)施例采用與實(shí)施例1基本相同的方案，不同之處在于實(shí)施例一中制備的是應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)，而本實(shí)施例中制備的是應(yīng)變硅與鍺混合共平面SOI襯底結(jié)構(gòu)。本發(fā)明提供一種應(yīng)變硅與鍺混合共平面SOI襯底結(jié)構(gòu)的制備方法，所述方法至少包括以下步驟步驟I)，提供一自下而上依次為背襯底、埋氧化層和頂層硅膜的SOI襯底。步驟2)，在所述頂層硅膜上形成鍺硅緩沖層，并在所述鍺硅緩沖層上形成硅層。步驟3)，在所述步驟2)形成的結(jié)構(gòu)上進(jìn)行刻蝕，形成若干凹槽。步驟4)，進(jìn)行退火使所述鍺硅緩沖層的應(yīng)力釋放，以得到鍺硅緩沖層上的應(yīng)變硅層。步驟5)，在所述應(yīng)變硅層上及所述凹槽的側(cè)壁上形成氮化硅層，以便下一步的選擇性外延工藝的實(shí)現(xiàn)。步驟6)，在所述凹槽內(nèi)進(jìn)行選擇性外延生長鍺。步驟7)，去除所述應(yīng)變硅層頂面所在平面以上的鍺及氮化硅層。至此，制備得到一種應(yīng)變硅與鍺混合共平面SOI襯底結(jié)構(gòu)，本實(shí)施例中應(yīng)變硅與鍺混合共平面SOI襯底結(jié)構(gòu)的制備方法與實(shí)施例1中應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)的制備方法基本相同，各個步驟中的工藝條件及其它參數(shù)請參閱實(shí)施例1，此處不再贅述。本發(fā)明還提供一種應(yīng)變硅與鍺混合共平面SOI襯底結(jié)構(gòu)，包括背襯底、位于背襯底上的埋氧化層以及位于埋氧化層上的頂層硅膜；所述頂層硅膜上形成有若干第一區(qū)域和若干第二區(qū)域，所述第一區(qū)域與第二區(qū)域間隔排列，并通過隔離墻隔離，所述隔離墻底部到達(dá)所述頂層硅膜表面或所述頂層硅膜內(nèi)；所述第一區(qū)域包括鍺硅緩沖層及位于其上的應(yīng)變硅層；所述第二區(qū)域的材料為鍺。本實(shí)施例中的應(yīng)變硅與鍺混合共平面SOI襯底結(jié)構(gòu)與實(shí)施例1中的應(yīng)變硅與II1-V族化合物混合共平面SOI襯底結(jié)構(gòu)基本相同，請參照實(shí)施例1中各圖及描述，此處不再贅述。本發(fā)明的應(yīng)變硅與鍺混合共平面SOI襯底結(jié)構(gòu)的制備方法中，由于所述凹槽對缺陷的阻擋作用，可以在所述第二區(qū)域上部得到高質(zhì)量的鍺。本發(fā)明的應(yīng)變硅與鍺混合共平面SOI襯底結(jié)構(gòu)應(yīng)用于CMOS器件制作時，在第一區(qū)域的所述應(yīng)變硅上可以制作NMOS器件，在所述第二區(qū)域的鍺層上可以制備PMOS器件，兩種MOS器件的性能都將得到提升，使得器件的整體性能更好。本發(fā)明的應(yīng)變硅與鍺混合共平面SOI襯底結(jié)構(gòu)在光電集成領(lǐng)域也有廣泛的應(yīng)用前景。綜上所述，本發(fā)明的混合共平面SOI襯底結(jié)構(gòu)及其制備方法，利用SiGe緩沖層技術(shù)、刻蝕工藝以及圖形襯底外延等技術(shù)制備低缺陷密度、高晶體質(zhì)量的鍺，II1- V材料或者應(yīng)變硅混合共平面的SOI襯底結(jié)構(gòu)。本發(fā)明的混合共平面SOI襯底結(jié)構(gòu)及其制備方法將應(yīng)變硅、Ge或II1-V族化合物這三類材料任意組合共平面形成襯底結(jié)構(gòu)，在此襯底上制備CMOS器件，不同類型MOS (PM0S或NM0S)器件的性能都將得到提升；本發(fā)明的襯底結(jié)構(gòu)在光電集成領(lǐng)域也有廣泛的應(yīng)用前景。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價值。上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實(shí)施例進(jìn)行修飾或改變。因 此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
權(quán)利要求
1.一種混合共平面SOI襯底結(jié)構(gòu)的制備方法，其特征在于，至少包括以下步驟 1)提供一自下而上依次為背襯底、埋氧化層和頂層硅膜的SOI襯底； 2)在所述頂層硅膜上形成鍺硅緩沖層，并在所述鍺硅緩沖層上形成硅層或鍺層； 3)在所述步驟2)形成的結(jié)構(gòu)上進(jìn)行刻蝕，形成若干凹槽；所述凹槽底部到達(dá)所述頂層硅膜表面或所述頂層硅膜內(nèi)； 4)進(jìn)行退火使所述鍺硅緩沖層的應(yīng)力釋放，以得到鍺硅緩沖層上的應(yīng)變硅層或弛豫的鍺層； 5)在所述應(yīng)變硅層上或弛豫的鍺層上及所述凹槽的側(cè)壁上形成氮化硅層； 6)在所述凹槽內(nèi)進(jìn)行選擇性外延生長鍺或II1-V族化合物材料； 7)去除所述應(yīng)變硅層或弛豫的鍺層頂面所在平面以上的鍺或II1-V族化合物材料及氮化娃層。
2.根據(jù)權(quán)利要求1所述的混合共平面SOI襯底結(jié)構(gòu)的制備方法，其特征在于所述步驟2)中，所述鍺硅緩沖層的厚度小于其在所述頂層硅膜上生長的臨界厚度。
3.根據(jù)權(quán)利要求1所述的混合共平面SOI襯底結(jié)構(gòu)的制備方法，其特征在于所述步驟3)中，所述凹槽的寬度范圍為10納米至90微米。
4.根據(jù)權(quán)利要求1所述的混合共平面SOI襯底結(jié)構(gòu)的制備方法，其特征在于所述步驟3)中，所述刻蝕采用反應(yīng)離子刻蝕技術(shù)。
5.根據(jù)權(quán)利要求1所述的混合共平面SOI襯底結(jié)構(gòu)的制備方法，其特征在于所述步驟4)中，所述弛豫的鍺層為部分弛豫或完全弛豫。
6.根據(jù)權(quán)利要求1所述的混合共平面SOI襯底結(jié)構(gòu)的制備方法，其特征在于所述步驟6)中，所述II1-V族族材料包括由元素周期表第III族元素中的一種或多種與元素周期表第V族元素中的一種或多種構(gòu)成的半導(dǎo)體材料。
7.根據(jù)權(quán)利要求6所述的混合共平面SOI襯底結(jié)構(gòu)的制備方法，其特征在于所述II1-V 族族材料包括 GaAs、AlAs、InP, AlGaAs, InGaAs, InGaN, InGaP、GaN、GaP、GaAS、InN,InAs、AlN、AlP、AlAs、InGaNP、GaAIN、InAlN 中的一種或多種。
8.一種混合共平面SOI襯底結(jié)構(gòu)，其特征在于包括背襯底、位于背襯底上的埋氧化層以及位于埋氧化層上的頂層硅膜；所述頂層硅膜上形成有若干第一區(qū)域和若干第二區(qū)域，所述第一區(qū)域與第二區(qū)域間隔排列，并通過隔離墻隔離，所述隔離墻底部到達(dá)所述頂層硅膜表面或所述頂層硅膜內(nèi)；所述第一區(qū)域包括鍺硅緩沖層及位于其上的應(yīng)變硅層或弛豫的鍺層；所述第二區(qū)域的材料為鍺或II1-V族化合物。
9.根據(jù)權(quán)利要求8所述的混合共平面SOI襯底結(jié)構(gòu)，其特征在于所述鍺硅緩沖層為單層、雙層或多層膜結(jié)構(gòu)。
10.根據(jù)權(quán)利要求8所述的混合共平面SOI襯底結(jié)構(gòu)，其特征在于所述第二區(qū)域的寬度范圍為10納米至90微米。
全文摘要
本發(fā)明提供一種混合共平面SOI襯底結(jié)構(gòu)及其制備方法，所述混合共平面SOI襯底結(jié)構(gòu)包括背襯底、位于背襯底上的埋氧化層以及位于埋氧化層上的頂層硅膜；所述頂層硅膜上形成有若干第一區(qū)域和若干第二區(qū)域，所述第一區(qū)域與第二區(qū)域間隔排列，并通過隔離墻隔離，所述隔離墻底部到達(dá)所述頂層硅膜表面或所述頂層硅膜內(nèi)；所述第一區(qū)域包括鍺硅緩沖層及位于其上的應(yīng)變硅層或弛豫的鍺層；所述第二區(qū)域的材料為鍺或III-V族化合物。本發(fā)明利用SiGe緩沖層技術(shù)、刻蝕工藝以及圖形襯底外延等技術(shù)制備低缺陷密度、高晶體質(zhì)量的鍺，III-V族材料或者應(yīng)變硅混合共平面的SOI襯底結(jié)構(gòu)，能同時提升不同類型MOS(PMOS或NMOS)器件的性能，在光電集成領(lǐng)域也有廣泛的應(yīng)用前景。
文檔編號H01L27/12GK103021927SQ20121057531
公開日2013年4月3日 申請日期2012年12月26日 優(yōu)先權(quán)日2012年12月26日
發(fā)明者狄增峰, 母志強(qiáng), 薛忠營, 陳達(dá), 張苗, 王曦 申請人:中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所