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具有穿襯底通孔的半導體器件的制作方法

文檔序號:7107427閱讀:173來源:國知局
專利名稱:具有穿襯底通孔的半導體器件的制作方法
具有穿襯底通孔的半導體器件
背景技術(shù)
消費類電子設(shè)備,特別是諸如智能手機、平板電腦等移動電子設(shè)備,日趨采用更小、更緊湊的部件以給其用戶提供期望的特性。這些設(shè)備通常采用三維集成電路器件(3D1C)。三維集成電路器件是采用兩層或更多層有源電子部件的半導體器件。穿襯底通孔(through-substrate via,TSV)互連在器件的不同層(例如,不同襯底)上的電子部件,使得器件可以垂直及水平地集成。因此,與傳統(tǒng)的二維集成電路器件相比,三維集成電路器件可以在更小、更緊湊的占用面積(footprint)中提供更多的功能
發(fā)明內(nèi)容

所描述的半導體器件包括兩個或更多個接合在一起的襯底。穿襯底通孔(TSV)給形成在襯底中的電子部件提供電互連。在實施方式中,通過使用諸如構(gòu)圖的電介質(zhì)等構(gòu)圖的粘結(jié)材料將兩個或更多個半導體晶片接合在一起來制造半導體器件。當晶片在接合工藝期間被按壓在一起時,構(gòu)圖的粘結(jié)材料實現(xiàn)了粘結(jié)材料的橫向擴展(expansion)。例如,可以通過在底部晶片的第一表面(上表面)施加粘結(jié)材料,將頂部晶片接合至底部晶片。然后,對粘結(jié)材料進行構(gòu)圖。然后,可以使用該構(gòu)圖的粘結(jié)材料來將頂部晶片的第一表面(下表面)接合至底部晶片的第一表面(上表面)。然后,可以形成貫穿頂部晶片和構(gòu)圖的粘結(jié)材料的過孔,以在晶片之間提供電互連??梢灾貜?fù)這個工藝,來將另外的晶片接合至頂部晶片的第二表面(上表面)。然后,可以將接合的晶片分割成單個半導體器件。提供了本發(fā)明內(nèi)容來以簡化的形式介紹了以下在具體實施方式
部分中會進一步描述的概念的選擇。本發(fā)明內(nèi)容既不旨在確定所要求的主題的關(guān)鍵特征或者必要特征,也不旨在用于輔助確定所要求保護的主題的范圍。


參照附圖描述具體實施方式
部分。在說明書和附圖中的不同實例中使用相同的附圖標記可以表示相似或相同的項。圖I是示出根據(jù)本公開內(nèi)容的示例實施方式的晶片級半導體器件(例如,器件分割前)的圖解部分截面圖。圖2是示出用于制造諸如圖I中所示的器件等半導體器件的示例實施方式中的工藝的流程圖。圖3是示出制造示例實施方式中的、諸如圖I中所示的半導體器件等晶片級封裝的半導體器件的圖解部分截面圖,其中所示的頂部晶片接合至載體晶片。圖4是示出制造示例實施方式中的、諸如圖I中所示的半導體器件等晶片級封裝的半導體器件的圖解部分截面圖,其中底部晶片的第一表面(上表面)上提供有構(gòu)圖的粘結(jié)材料。圖5是示出制造示例實施方式中的、諸如圖I中所示的半導體器件等晶片級封裝半導體器件的圖解部分截面圖,其中所示的頂部晶片和底部晶片用構(gòu)圖的粘結(jié)材料接合在一起。圖6是示出制造示例實施方式中的、諸如圖I中所示的半導體器件等晶片級封裝半導體器件的圖解部分截面圖,其中貫穿頂部晶片和構(gòu)圖的粘結(jié)材料直至設(shè)置在底部晶片的第一表面上的導電焊盤而形成過孔。
圖7是示出制造示例實施方式中的、諸如圖I中所示的半導體器件等晶片級封裝半導體器件的圖解部分截面圖,其中在過孔中沉積導電材料,以在設(shè)置在底部晶片上的導電層與設(shè)置在頂表面上的導電層之間提供互連。
具體實施例方式綜沭通常使用晶片上晶片(wafer-on-wafer)技術(shù)制造三維集成電路器件,其中電子部件(例如,電路)首先制造在兩個或更多個半導體晶片上。然后,將半導體晶片對準、附接在一起并進行分割,以提供單個器件。穿襯底通孔(TSV)在附接之前形成在晶片中,或者在附接之后形成在晶片堆疊體中。然而,制造三維集成電路器件需要另外的制造步驟來使晶片結(jié)合在一起。這增加了器件的成本。而且,每個額外的制造步驟增加了引發(fā)缺陷的風險,因而可能降低器件的產(chǎn)量。因此,所描述的技術(shù)以可靠的、有生產(chǎn)價值的方式制造具有多個堆疊的管芯(襯底)的半導體器件。在一個或多個實施方式中,半導體器件至少包括通過粘結(jié)材料接合在一起的頂部管芯和底部管芯。所述頂部和底部管芯包括一個或多個在其中形成的集成電路。穿襯底通孔(TSV)貫穿所述頂部管芯和設(shè)置在所述管芯之間的所述粘結(jié)材料而形成。所述穿襯底通孔包括諸如銅等導電材料,以在所述集成電路之間提供電互連。預(yù)期可以在具有第一和第二管芯的堆疊配置中提供附加管芯(襯底)并將其接合至所述堆疊配置,從而提供具有三層或更多層的器件。通過使用諸如構(gòu)圖的電介質(zhì)(例如,苯并環(huán)丁烯)等構(gòu)圖的粘結(jié)材料,將半導體晶片接合在一起來制造半導體器件。當晶片在接合工藝期間被按壓在一起時,構(gòu)圖的粘結(jié)材料實現(xiàn)了粘結(jié)材料的橫向擴展。例如,可以通過將粘結(jié)材料施加于底部晶片的第一表面(上表面),將頂部晶片接合至底部晶片。然后,對粘結(jié)材料進行構(gòu)圖。然后,可以使用構(gòu)圖的粘結(jié)材料來將頂部晶片的第一表面(底表面)接合至底部晶片的第一表面(頂表面)。然后,可以形成貫穿頂部晶片和構(gòu)圖的粘結(jié)材料的穿襯底通孔,以在晶片之間提供電互連??梢灾貜?fù)這個工藝,以在頂部晶片的第二表面(頂表面)上接合另外的晶片。然后,可以將接合的晶片分割成單個半導體器件。在以下討論中,首先描述示例半導體器件。然后描述可用于制造該示例半導體器件的示例性工序。示例實施方式圖I示出了根據(jù)本公開內(nèi)容的示例實施方式的半導體器件100。出于描述的目的,示出了在分割器件100之前的晶片級半導體器件100。如所示,半導體器件100包括形成為底部晶片102的部分的底部管芯(襯底)以及形成為頂部晶片104的部分的頂部管芯(襯底)。底部和頂部管芯包括一個或多個形成在晶片102、104中的集成電路(未示出)。如圖I中所示,頂部晶片104還包括一個或多個對準標記106。對準標記106可以用于使頂部晶片104與載體晶片(以下描述)對準。底部晶片102具有第一表面(頂表面)108和第二表面110。頂部晶片104也具有第一表面(上表面)112和第二表面(底表面)114。集成電路形成(例如,制造)在底部晶片102的第一表面108和頂部晶片104的第一表面112附近。預(yù)期可以對晶片102、104的表面108和112平坦化或者可以不對其進行平坦化。晶片102、104包括基材,該基材用于通過諸如光刻、離子注入、沉積、蝕刻等各種制造技術(shù)來形成一個或多個集成電路器件??梢砸愿鞣N方式配置晶片102、104。例如,晶片102、104可以包括η-型硅晶片或者P-型硅晶片。在一個實施方式中,晶片102、104可以包括配置為提供η-型電荷載流子元素的V族元素(例如磷、砷、銻等)。在另一實施方式中,晶片102、104可以包括配置為提供P-型電荷載流子元素的IIIA族元素(例如硼等)??梢砸愿鞣N方式配置集成電路。例如,集成電路可以是數(shù)字集成電路、模擬集成電路、混合信號電路等。在一個或多個實施方式中,集成電路可以包括數(shù)字邏輯器件、模擬器··件(例如,放大器等)、其組合等。如上所述,集成電路可以利用各種制造技術(shù)制造。例如,集成電路可以通過一種或多種半導體制造技術(shù)制造。例如,集成電路可以通過互補金屬氧化物半導體(CMOS)技術(shù)、雙極型半導體技術(shù)等制造。如圖I中所示,器件100還包括晶片102、104的導電層116的一個或多個面陣(area array)。在實施方式中,導電層116可以包括一個或多個導電(例如,接觸)焊盤、再分布結(jié)構(gòu)等。在另一實施方式中,導電層116可以包括晶種金屬和/或阻擋金屬層,以便形成鍍覆線路。導電層116的數(shù)量和配置可以根據(jù)集成電路的復(fù)雜性和配置等變化。導電層116提供電接觸部,通過該電接觸部,集成電路與其它部件(當器件100配置為晶片級封裝(WLP)器件時,諸如印刷電路板(未示出)等)或設(shè)置在器件100中的其它集成電路互連。在一個或多個實施方式中,導電層116可以包括導電材料,諸如金屬材料(例如鋁、銅
坐、坐寸/ 寸ο導電層116可以在與器件100關(guān)聯(lián)的不同電子部件之間提供電互連。例如,配置在底部晶片102上的第一導電層116可以給配置在頂部晶片104上的第二導電層116提供電互連。在另一實例中,配置在頂部晶片104上的導電層116可以提供與一個或多個焊料凸塊118的電互連。設(shè)置焊料凸塊118以在導電層116與形成在印刷電路板(未示出)表面上的對應(yīng)的焊盤(未示出)之間提供機械和/或電互連。在一個或多個實施方式中,焊料凸塊118可以由諸如錫-銀-銅(Sn-Ag-Cu)合金焊料(即,SAC)、錫-銀(Sn-Ag)合金焊料、錫-銅(Sn-Cu)合金焊料等無鉛焊料制成。然而,預(yù)期也可以使用錫-鉛(PbSn)焊料??梢詫⑼箟K界面120施加至導電層116,以在導電層116與焊料凸塊118之間提供可靠的互連邊界。例如,在圖I中所示的半導體器件100中,凸塊界面120包括施加至集成電路芯片102的導電層116的凸塊下金屬化層(UBM) 122。UBM122可以具有多種成分。例如,UBM122包括用作粘結(jié)層、擴散阻擋層、可焊層、氧化阻擋層等的多層不同的金屬(例如,鋁(Al)、鎳(Ni)、銅(Cu)等)。然而,也可以是其它UBM結(jié)構(gòu)。在一個或多個實施方式中,器件100可以采用再分布層(“RDL”)配置。RDL配置采用包括薄膜金屬(例如,鋁、銅等)再布線的再分布結(jié)構(gòu)124以及將導電層116再分布至可以更均勻地配置在器件100的表面上的凸塊界面120(例如,UBM焊盤)的面陣的互連系統(tǒng)。隨后,將焊料凸塊118設(shè)置在這些凸塊界面120上,以形成凸塊組件126。
如圖I中所示,再分布層124可以包括為焊料凸塊118提供進一步結(jié)構(gòu)支撐的翼部124AU24B。該結(jié)構(gòu)支撐可以減小器件100的應(yīng)力,從而可以防止器件100在各種測試階段(例如溫度循環(huán)、墜落測試等)期間破裂。在一個或多個實施方式中,翼部124AU24B提供可以延伸至約焊料凸塊118的寬度(W)的再分布層124延伸部。然而預(yù)期在一些實施方式中翼部124A、124B可以延伸超出(例如,大于)焊料凸塊118的寬度(W),而在其它實施方式中可以不延伸(例如,小于)焊料凸塊118的寬度(W)。預(yù)期翼部124A、124B的延伸部可以根據(jù)諸如器件100的結(jié)構(gòu)要求、器件100的功率要求等器件100的不同特性而變化。雖然圖I示出了采用再分布層(“RDL”)配置的器件100,但是預(yù)期這里所示出和所描述的器件100也可以采用焊盤上凸塊(“Β0Ρ”)配置。BOP配置可以采用設(shè)置在凸塊界面120 (例如,UBM焊盤)下的導電層116。
合起來看,焊料凸塊118和關(guān)聯(lián)的凸塊界面120 (例如,UBM122)包括凸塊組件126,其配置為提供一個或多個集成電路106至印刷電路板(未示出)的機械和/或電互連。器件100還包括設(shè)置在底部晶片102和頂部晶片104之間的構(gòu)圖的粘結(jié)材料128。構(gòu)圖的粘結(jié)材料128配置為接合底部晶片102和頂部晶片104。可以以各種方式配置構(gòu)圖的粘結(jié)材料128。例如,構(gòu)圖的粘結(jié)材料128可以是諸如苯并環(huán)丁烯(BCB)等粘結(jié)介電材料。構(gòu)圖的粘結(jié)材料128配置為對其構(gòu)圖(例如,不連續(xù)的)以使得當出于接合目的而垂直按壓材料128時(例如,使頂部晶片104接觸到材料128)實現(xiàn)橫向擴展。例如,構(gòu)圖的粘結(jié)材料128至少部分地涂覆在底部晶片102的第一表面108上,然后對其進行構(gòu)圖以使得材料128在接合工序期間橫向回流。而且,粘結(jié)材料128有助于在表面108上的材料128的回流期間使頂表面108平坦化(例如,當?shù)撞烤?02未平坦化時)。器件100還包括延伸貫穿頂部晶片104和構(gòu)圖的粘結(jié)材料128直至底部晶片102上的至少一個導電層116的過孔130(例如,穿襯底通孔(TSV))。如圖I中所示,過孔130包括導電材料132,其在晶片102的第一導電層116與晶片104的第二導電層116之間提供電互連。在一個或多個實施方式中,導電材料132可以包括諸如銅等金屬材料。例如,過孔130可以在形成在底部晶片102中的第一集成電路與形成在頂部晶片104中的第二集成電路之間提供電互連。過孔130還包括絕緣襯墊(liner) 134,以使得設(shè)置在過孔130中的導電材料132與頂部晶片104電隔離。如圖I中所示,絕緣襯墊134設(shè)置在過孔130中,使得襯墊134延伸穿過過孔130至少基本上頂部晶片104的厚度(Tl)(例如,頂表面112至底表面114)以及至少基本上構(gòu)圖的粘結(jié)材料128至配置在表面108上的導電焊盤116的厚度(T2)??梢砸愿鞣N方式配置絕緣襯墊134。例如,絕緣襯墊134可以是諸如氧化物材料、氮化物材料等絕緣材料。通過在過孔130中沉積絕緣材料并隨后蝕刻該絕緣材料以形成沿過孔的側(cè)壁的襯墊134,來形成絕緣襯墊134。在一個或多個實施方式中,可以通過等離子體增強型化學氣相沉積(PECVD)技術(shù)沉積絕緣材料,隨后向下各向異性蝕刻絕緣材料直至接觸焊盤116,以形成襯墊134。在一個或多個實施方式中,絕緣材料可以是二氧化硅(Si02)材料等。雖然圖I中示出了兩⑵個晶片(例如,晶片102、104),但是預(yù)期器件100可以采用三個或更多個堆疊并接合在一起的晶片。例如,可以在晶片104上設(shè)置第三晶片,并在其中形成一個或多個過孔。在實施方式中,第三晶片可以包括延伸至配置在底部晶片102上的第一導電層116的第一穿襯底通孔。在該實施方式中,晶片104可以包括延伸至配置在底部晶片104上的第二導電層116的第二穿硅通孔。在另一實施方式中,第三晶片包括延伸至配置在晶片104上的第一導電層116的第一穿硅通孔,以及延伸至配置在底部晶片102上的第二導電層116的第二穿硅通孔。預(yù)期可以根據(jù)器件100的特性(例如,設(shè)計要求、結(jié)構(gòu)要求等)而采用許多穿硅通孔配置。根據(jù)本公開內(nèi)容,器件100包括至少兩個通過構(gòu)圖的粘結(jié)材料128接合在一起的晶片(例如,圖I中所示的晶片102、104)。在將頂部晶片104設(shè)置在底部晶片102上并與材料128接觸之前,可以對構(gòu)圖的粘結(jié)材料128進行選擇性構(gòu)圖。選擇性構(gòu)圖可以使得材料128在接合工序期間橫向回流。一旦接合工序完成(例如,在構(gòu)圖的粘結(jié)材料128固化后等),形成延伸貫穿頂部晶片104和材料128直至配置在底部晶片102的頂表面108上的導電層116的過孔130。底部晶片102的導電層116配置為提供與一個或多個形成在晶片102中的集成電路的電互連。過孔130包括導電材料132,導電材料132還在底部晶片102的導電層116與頂部晶片104的導電層116之間提供互連,使得底部晶片102的集成電路 電連接至形成在頂部晶片104中的集成電路。一旦制造完成,可以采用適當?shù)木壏庋b工藝來分割并封裝單個半導體器件100。在一個或多個實施方式中,分割的半導體器件可以包括晶片芯片尺寸封裝器件。示例制誥工藝圖2示出了采用晶片級封裝技術(shù)制造諸如圖I中所示的器件100等三維半導體器件的示例工藝200。圖3至圖7示出了可以用于制造圖I中所示的半導體器件300 (諸如器件100等)的示例晶片的截面。諸如圖3中所示的晶片302等頂部晶片包括第一表面304和第二表面306。晶片302包括一個或多個形成在第二表面306附近的集成電路(未不出)。該集成電路連接至一個或多個配置為提供電接觸部的接觸焊盤334(例如,金屬焊盤等),通過所述電接觸部將集成電路互連至與器件300關(guān)聯(lián)的其它部件(例如,其它集成電路、印刷電路板等)。晶片302還可以包括一個或多個互連層308,由諸如二氧化硅(SiO2)、鋁、銅、鎢等各種導電和絕緣材料形成,并且形成在接觸焊盤334和第二表面306之間。鈍化層309覆蓋一個或多個互連層308和焊盤層334,以給集成電路提供保護和絕緣。鈍化層309可以是平坦化的或者是不平坦的,并且鈍化層309將會具有構(gòu)圖貫穿層309的孔口,以給接觸焊盤334提供通路。如圖2中所示,頂部晶片接合至載體晶片(方框202)。例如,如圖3中所示,頂部晶片302通過臨時粘結(jié)材料312接合至載體晶片310。在一個或多個實施方式中,臨時粘結(jié)材料312可以是可溶性接合劑或蠟。載體晶片(例如載體晶片310)配置為在一個或多個背部研磨工藝中給頂部晶片(例如,頂部晶片302)提供結(jié)構(gòu)支撐。一旦載體晶片接合至頂部晶片,就對頂部晶片的背面(例如,包括第一表面的一面)應(yīng)用背部研磨工藝,以實現(xiàn)半導體器件的堆疊和高密度封裝(方框204)。如圖4中所示,器件300包括具有第一表面316和第二表面318的底部晶片314。第一表面316包括形成在其中的一個或多個集成電路。集成電路連接至一個或多個接觸焊盤,以在集成電路和其它與器件300關(guān)聯(lián)的部件(例如,其它集成電路、印刷電路板等)之間提供電互連。鈍化層320 (例如SiO2)至少部分地覆蓋第一表面316,以在后續(xù)制造步驟中給集成電路提供保護。如圖2中所示,底部晶片的第一表面涂覆有構(gòu)圖的粘結(jié)材料(方框206)。該構(gòu)圖的粘結(jié)材料可以配置為諸如苯并環(huán)丁烯(BCB)等粘結(jié)電介質(zhì)。一旦將構(gòu)圖的粘結(jié)材料施加到底部晶片,就對該構(gòu)圖的粘結(jié)材料進行構(gòu)圖(方框208),以使得當按壓頂部晶片(例如,晶片302)的第一表面(例如,表面304)使其接觸到構(gòu)圖的粘結(jié)材料時,構(gòu)圖的粘結(jié)材料橫向擴展(如圖4中所示的構(gòu)圖的粘結(jié)材料322)。構(gòu)圖的粘結(jié)材料322有助于在回流工藝期間平坦化鈍化層320。然后,將頂部晶片和底部晶片接合在一起(方框210)。預(yù)期一旦頂部晶片和底部晶片接合在一起,就可以利用固化工藝來進一步硬化構(gòu)圖的粘結(jié)材料。進一步預(yù)期在方框210的接合步驟之前可以對頂部晶片和底部晶片進行平坦化或者可以不對其進行平坦化。 預(yù)期可以采用各種對準工序來對準晶片302、310、314。在實施方式中,可以利用對準標記技術(shù)來對準每個晶片。例如,頂部晶片302和載體晶片310可以分別包括一個或多個對準標記324A、324B,以在接合過程中準確地對準載體晶片310和頂部晶片302。而且,底部晶片314可以包括一個或多個對準標記324C,以使載體晶片310與底部晶片314對準,使得頂部晶片302與底部晶片314對準。在另一實施方式中,可以利用可見光/紅外光對準技術(shù)來對準每個晶片。例如,設(shè)置在晶片上方的頂部可見光源(未示出)提供可見光以準確地對準底部晶片314。然后,設(shè)置在晶片上方的頂部紅外光探測器(未示出)結(jié)合設(shè)置在晶片下方的底部紅外光源,以實現(xiàn)載體晶片310和頂部晶片302的定位。紅外光學器件配置為提供紅外光,使得操作者利用適當放大率和可視化裝置,能夠透視載體晶片310和背部研磨過的頂部晶片302,以實現(xiàn)晶片302、310與已經(jīng)準確對準的底部晶片314的準確對準。然后,通過充分加熱臨時粘結(jié)材料(例如,臨時粘結(jié)材料312)以實現(xiàn)載體晶片(如載體晶片310)(參見圖5)的去除,來從頂部晶片去除載體晶片(方框212)。然后,形成貫穿頂部晶片和構(gòu)圖的粘結(jié)材料的過孔(方框214),向下直至設(shè)置在底部晶片的第一表面上的導電層。通過蝕刻貫穿頂部晶片和粘結(jié)材料的孔口來形成該過孔。如圖6中所示,通過一種或多種光刻和蝕刻技術(shù),形成貫穿頂部晶片302和構(gòu)圖的粘結(jié)材料322的過孔326。例如,一旦對晶片302進行構(gòu)圖,就執(zhí)行蝕刻以去除各個絕緣層(例如,鈍化層309)、頂部晶片302硅、粘結(jié)材料322等。該蝕刻步驟配置為形成過孔326并止于底部晶片314的導電層(例如,導電焊盤)328。預(yù)期可以根據(jù)器件300、過孔326等的要求而使用不同的蝕刻技術(shù)(例如,干法蝕刻、濕法蝕刻等)。在過孔中形成絕緣襯墊(方框216),以使得頂部晶片與過孔電隔離。在實施方式中,首先通過等離子體增強型化學氣相沉積(PECVD)技術(shù)沉積絕緣材料,然后向下各項異性蝕刻該絕緣材料直至導電層328,以形成如圖6中所示的絕緣襯墊330。而且,如圖6中所示,在頂部晶片302的第二表面306上沉積擴散阻擋金屬332 (例如,鈦等)和晶種金屬332??梢詫ψ钃踅饘?32和晶種金屬332進行構(gòu)圖(例如,通過光刻),以在后續(xù)的制造階段在頂部晶片302與底部晶片314之間進一步提供電互連(例如,在底部晶片314的導電層328與形成在頂部晶片302的第二表面306上的導電層334之間)。然后在過孔中沉積導電材料(方框218),以在底部晶片與頂部晶片之間提供電互連。例如,如圖7中所示,導電材料336 (例如,銅等)沉積在過孔330中,以在底部晶片318的導電層328與頂部晶片302的導電層334之間形成電互連。在一個或多個實施方式中,通過電鍍來選擇性地鍍上(plate-up)導電材料336,以形成電互連。而且,在一個或多個實施方式中,沉積在該過孔中的導電材料336也可以用作用于諸如圖I中所示的再分布結(jié)構(gòu)124等再分布結(jié)構(gòu)的導電材料。因此,在過孔中沉積導電材料也可以導致再分布結(jié)構(gòu)的形成。預(yù)期可以使用更多的半導體制造技術(shù)來完成器件300的制造工藝。例如,可以加入進一步的光刻膠剝離、晶種金屬和阻擋金屬332的蝕刻以電隔離鍍上的導線、以及鈍化層的沉積。例如,可以去除未鍍區(qū)域內(nèi)的晶種金屬和阻擋金屬以形成電互連。一旦晶片制造工藝完成,就可以采用適當?shù)木壏庋b工藝來分割并封裝單個半導體器件(方框220 )。在一個或多個實施方式中,分割的半導體器件可以包括晶片芯片尺寸封裝器件??偨Y(jié)雖然以針對結(jié)構(gòu)特征和/或工藝操作的語言描述了該主題,但是應(yīng)當理解,所附權(quán)利要求中所定義的主題無需限制于以上所描述的具體特征或動作。相反,以上所描述的具體特征和動作僅作為實施權(quán)利要求的示例形式而公開。
權(quán)利要求
1.一種半導體器件,包括 頂部襯底,具有第一表面和第二表面,所述頂部晶片包括設(shè)置在所述第二表面上的導電層; 底部襯底,具有第一表面、設(shè)置在所述第一表面附近的集成電路和設(shè)置在所述第一表面中的導電焊盤,所述集成電路電耦合至所述導電焊盤; 構(gòu)圖的粘結(jié)材料,設(shè)置在所述頂部襯底的所述第一表面與所述底部襯底的所述第一表面之間,所述構(gòu)圖的粘結(jié)材料配置為將所述底部襯底接合至所述頂部襯底;以及 過孔,貫穿所述頂部襯底和所述構(gòu)圖的粘結(jié)材料而形成,所述過孔包括配置為將所述底部晶片的所述導電焊盤電耦合至所述頂部晶片的所述導電層的導電材料。
2.根據(jù)權(quán)利要求I所述的半導體器件,其中,所述構(gòu)圖的粘結(jié)材料包括構(gòu)圖的電介質(zhì)。
3.根據(jù)權(quán)利要求2所述的半導體器件,其中,所述構(gòu)圖電介質(zhì)包括苯并環(huán)丁烯(BCB)。
4.根據(jù)權(quán)利要求I所述的半導體器件,其中,所述過孔還包括絕緣襯墊,所述絕緣襯墊配置為使所述頂部晶片和所述構(gòu)圖的粘結(jié)材料與設(shè)置在所述過孔中的所述導電材料電隔離。
5.根據(jù)權(quán)利要求4所述的半導體器件,其中,所述絕緣襯墊延伸至少基本上貫穿所述頂部晶片的厚度以及至少基本上貫穿所述構(gòu)圖的粘結(jié)材料的厚度。
6.根據(jù)權(quán)利要求5所述的半導體器件,其中,所述絕緣襯墊包括二氧化硅。
7.根據(jù)權(quán)利要求6所述的半導體器件,其中,所述導電材料包括形成在所述絕緣襯墊上的銅晶種層。
8.根據(jù)權(quán)利要求I所述的半導體器件,其中,所述導電材料包括銅。
9.根據(jù)權(quán)利要求I所述的半導體器件,其中,所述導電材料從所述過孔延伸,以形成所述頂部襯底的所述第二表面附近的再分布結(jié)構(gòu)。
10.根據(jù)權(quán)利要求I所述的半導體器件,還包括電耦合至所述導電層的焊料凸塊組件。
11.一種工藝,包括 獲取頂部晶片和底部晶片,第一和底部晶片均具有第一表面和第二表面,其中所述頂部晶片的所述第一表面包括導電焊盤,并且所述底部晶片的所述第二表面包括至少一個導電層; 用粘結(jié)材料涂覆所述底部晶片的所述第一表面; 對所述粘結(jié)材料進行構(gòu)圖; 利用所述構(gòu)圖的粘結(jié)材料將所述頂部晶片的所述第一表面接合至所述底部晶片的所述第一表面,將所述構(gòu)圖的粘結(jié)材料構(gòu)圖為使得在按壓所述頂部晶片的所述第一表面使其接觸到所述構(gòu)圖的粘結(jié)材料時所述粘結(jié)材料能夠橫向擴展;以及 形成貫穿所述頂部晶片和所述構(gòu)圖的粘結(jié)材料直至所述導電焊盤的過孔。
12.根據(jù)權(quán)利要求11所述的工藝,其中,所述過孔的形成包括蝕刻貫穿所述頂部晶片和所述粘結(jié)材料的孔口,并且在所述孔口中沉積導電材料,所述導電材料配置為在所述導電焊盤與所述導電層之間提供電連接。
13.根據(jù)權(quán)利要求12所述的工藝,其中,所述導電材料的沉積還包括至少部分地在所述頂部晶片的所述第二表面上沉積所述導電材料,以形成再分布結(jié)構(gòu)。
14.根據(jù)權(quán)利要求12所述的工藝,其中,所述導電材料包括銅。
15.根據(jù)權(quán)利要求12所述的工藝,其中,所述過孔的形成還包括沿所述孔口的側(cè)壁形成絕緣襯墊,以使所述導電材料與所述頂部晶片電隔離。
16.根據(jù)權(quán)利要求15所述的工藝,其中,所述絕緣襯墊的形成還包括通過等離子體增強型化學氣相沉積來沉積絕緣材料,并使用各項異性蝕刻來蝕刻所述絕緣材料以形成所述絕緣襯墊。
17.根據(jù)權(quán)利要求16所述的工藝,其中,所述絕緣材料包括二氧化硅。
18.根據(jù)權(quán)利要求11所述的工藝,其中,所述構(gòu)圖的粘結(jié)材料包括構(gòu)圖的苯并環(huán)丁烯(BCB)。
19.一種工藝,包括 通過臨時粘結(jié)材料將具有第一表面和第二表面的載體晶片接合至具有第一表面和第二表面的頂部晶片,來給所述頂部晶片提供結(jié)構(gòu)支撐,所述頂部晶片的所述第二表面和所述載體晶片的所述第二表面與所述臨時粘結(jié)材料接觸; 用粘結(jié)材料涂覆底部晶片的第一表面,所述第一表面包括至少一個導電焊盤; 對所述粘結(jié)材料進行構(gòu)圖; 利用所述構(gòu)圖的粘結(jié)材料將所述頂部晶片的所述第一表面接合至所述底部晶片的所述第一表面,將所述構(gòu)圖的粘結(jié)材料構(gòu)圖為使得在按壓所述頂部晶片的所述第一表面使其接觸到所述構(gòu)圖的粘結(jié)材料時所述粘結(jié)材料能夠橫向擴展; 從所述頂部晶片去除所述載體晶片; 形成貫穿所述頂部晶片和所述構(gòu)圖的粘結(jié)材料直至所述至少一個導電焊盤的過孔;以及 分割所述接合的第一和底部晶片。
20.根據(jù)權(quán)利要求19所述的工藝,還包括當所述頂部晶片由所述載體晶片支撐時,對所述頂部晶片的所述第一表面進行背部研磨以減小所述晶片的厚度。
21.根據(jù)權(quán)利要求20所述的工藝,其中,所述過孔的形成包括蝕刻貫穿所述頂部晶片和所述粘結(jié)材料的孔口,并且在所述孔口中沉積導電材料,所述導電材料配置為在所述導電焊盤與所述導電層之間提供電連接。
22.根據(jù)權(quán)利要求21所述的工藝,其中,所述導電材料的沉積還包括至少部分地在所述頂部晶片的所述第二表面上沉積所述導電材料,以形成再分布結(jié)構(gòu)。
23.根據(jù)權(quán)利要求19所述的工藝,還包括對準所述底部晶片上的所述頂部晶片。
全文摘要
本發(fā)明涉及一種具有在其中形成的穿襯底通孔的半導體器件。在一個或多個實施方式中,所述半導體器件包括利用構(gòu)圖的粘結(jié)材料接合在一起的頂部晶片和底部晶片。所述頂部晶片和所述底部晶片包括在其中形成的一個或多個集成電路。所述集成電路連接至配置在所述頂部和所述底部晶片的表面上的一個或多個導電層。形成貫穿所述頂部晶片和所述構(gòu)圖的粘結(jié)材料的過孔,使得可以在形成在所述頂部晶片中的所述集成電路與形成在所述底部晶片中的所述集成電路之間形成電互連。所述過孔包括在所述頂部與所述底部晶片之間提供電互連的導電材料。
文檔編號H01L23/48GK102956588SQ201210327420
公開日2013年3月6日 申請日期2012年8月9日 優(yōu)先權(quán)日2011年8月9日
發(fā)明者A·V·薩莫伊洛夫, T·帕倫特, X·郢 申請人:馬克西姆綜合產(chǎn)品公司
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