專利名稱：組合的輸出緩沖器和靜電放電二極管器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及集成電路靜電放電(ESD)保護器件及其操作方法。在一方面，本發(fā)明涉及使用輸出緩沖器和二極管作為ESD保護器件的ESD保護電路。
背景技術(shù)：
集成電路(IC)在制造過程中、在組裝和測試期間或者在系統(tǒng)應用時可能經(jīng)歷ESD事件。一些芯片上(on-chip) ESD保護網(wǎng)絡使用具有在輸入/輸出(I/O)焊盤與電源導軌之間的大ESD 二極管的有源MOSFET (金屬氧化物半導體場效應晶體管)導軌鉗位保護方案。圖I以示意圖形式示出用于保護I/O焊盤116的常規(guī)ESD保護電路100。ESD保護電路100連接到升壓總線101、第一電源VDD 102、觸發(fā)總線103、第二電源VSS 104和第三電源VSS_BULK 105。在ESD保護電路100中，導軌鉗位器件117具有耦接在VDD 102和 VSS 104之間的電流電極。雖然示為NMOS MOSFET晶體管，但是導軌鉗位器件117可以是不同類型，例如PMOS晶體管、BJT (雙極結(jié)晶體管)、SCR (硅控整流器)或GGMOS (柵極接地M0S)晶體管。ESD保護電路100還包括觸發(fā)器電路118，觸發(fā)器電路118耦接在升壓總線101與VSS 104之間用于向?qū)к夈Q位晶體管器件117的柵極提供觸發(fā)器信號119。也可以在觸發(fā)總線103上提供其它鉗位觸發(fā)器信號。如圖所示，第一二極管110耦接在VDD 102與I/O焊盤116之間，第二二極管112耦接在升壓總線101與I/O焊盤116之間，第三二極管120耦接在I/O焊盤116與VSS 104之間。還有第一和第二二極管124、126以相反方向耦接在VSS與VSS_BULK之間以用于提供往返于半導體襯底的額外ESD保護。為了向CMOS(互補金屬氧化物半導體)1/0電路提供ESD保護，ESD保護電路還包括耦接的PMOS (P型金屬氧化物半導體)輸出緩沖器晶體管114和NMOS (N型金屬氧化物半導體)輸出緩沖器晶體管122以驅(qū)動I/O焊盤116上的內(nèi)部生成信號。輸出緩沖器晶體管114、122的柵極分別接收前驅(qū)動器(predriver)信號PD. P、PD. N。將意識到，可以調(diào)節(jié)ESD 二極管110、120的尺寸以傳導較大的ESD電流，其中在I/O焊盤116上的正ESD事件的情況下，ESD 二極管110提供從I/O焊盤116至VDD的高電流ESD路徑，在I/O焊盤116上的負ESD事件的情況下，ESD 二極管120提供從VSS到I/O焊盤116的高電流ESD路徑。在需要通過導軌鉗位晶體管器件117從VDD分流高ESD電流到VSS的ESD事件期間(例如，相對于另一 I/O焊盤，I/O焊盤116上正的ESD攻擊(zap))，觸發(fā)器電路118將來自于升壓總線101的電壓提供到導軌鉗位晶體管器件117的柵極。ESD二極管112提供從I/O焊盤116經(jīng)升壓總線101至功率觸發(fā)器電路118的單獨電流路徑。由于功率觸發(fā)器電路118需要非常小的電流，所以ESD事件期間跨過ESD 二極管112的電壓降遠小于跨過二極管110的電壓降。以此方式，在ESD事件期間升壓總線101通過觸發(fā)器電路118向?qū)к夈Q位晶體管器件117的柵極提供比VDD電壓102更高的電壓，由此提供導軌鉗位器件的提高的傳導。升壓總線101可以較窄，因為它需要傳導非常小的電流。ESD 二極管110、112、120通常用形成在N重摻雜(N +)有源擴散區(qū)和P重摻雜(P +)有源擴散區(qū)之間的淺槽隔離(STI) 二極管實現(xiàn)。雖然ESD 二極管110、120可以分別從輸出緩沖器晶體管114、122固有的漏極到體區(qū)(即N阱或P阱連結(jié)(tie)) STI 二極管形成，但是這樣的固有STI 二極管可能太過于電阻性而不能用一般的輸出緩沖器物理布局提供健壯的ESD保護。結(jié)果，STI 二極管110、120通常形成在與I/O單元分開的區(qū)域中，需要大的布局區(qū)域以在最小化它們的導通電阻的同時傳導ESD電流的大部分，并且在緩沖器與STI 二極管之間需要隔離防護環(huán)。在分開的區(qū)域中形成輸出緩沖器和STI 二極管還導致了金屬布線和器件層平面布置的限制，由于更高的硅上耗散功率密度而減小了失效電流，并削弱了緩沖器件固有的STI 二極管的ESD性能(低的導通電導率，高的導通延遲)。因此，需要克服了本領(lǐng)域問題(諸如上面概述的那些)的改善的ESD保護器件及其操作方法。在參照下面的附圖以及詳細描述閱讀了本申請的剩余部分之后，常規(guī)過程和技術(shù)的進一步限制和缺點將對本領(lǐng)域技術(shù)人員變得顯然。

發(fā)明內(nèi)容
本發(fā)明的一些示范性實施例可提供一種集成電路靜電放電保護器件，包括電源導體；導電焊盤；輸出緩沖器晶體管，形成在第一布局區(qū)域中且耦接在該電源導體和該導 電焊盤之間，該輸出緩沖器晶體管包括MOSFET柵電極，該MOSFET柵電極耦接為接收控制信號且在襯底上形成有導電柵極指，該導電柵極指將形成在該襯底中的第一導電類型的源極和漏極區(qū)域分隔開；以及柵控二極管，形成在與該輸出緩沖器晶體管相同的該第一布局區(qū)域中且耦接在該電源導體和該導電焊盤之間，該柵控二極管包括導電二極管指和形成在該襯底中的第二導電類型的對應的體連結(jié)區(qū)域，使得該體連結(jié)區(qū)域通過該導電二極管指與該輸出緩沖器晶體管的漏極區(qū)域分隔開。本發(fā)明的另一些示范性實施例可提供一種集成電路器件，包括第一導體；第二導體；第三導體；M0SFET晶體管，形成在第一導電類型的襯底區(qū)域中，該晶體管包括形成在該襯底區(qū)域中的柵電極以及第二導電類型的源極和漏極區(qū)域，其中該漏極區(qū)域耦接到該第一導體，該襯底區(qū)域耦接到該第二導體，該源極區(qū)域耦接到該第三導體，該柵電極在該襯底區(qū)域上形成有導電柵極指，該導電柵極指分隔開該源極和漏極區(qū)域；以及二極管，形成在與該MOSFET晶體管相同的該襯底區(qū)域中且耦接在該第一導體和該第二導體之間，該二極管包括形成在該襯底中的該第一導電類型的體連結(jié)區(qū)域，以及該MOSFET晶體管的第二導電類型的漏極區(qū)域，其中二極管指與該柵極指平行地形成在該襯底區(qū)域上從而將該體連結(jié)區(qū)域與該MOSFET晶體管的漏極區(qū)域分隔開。本發(fā)明的又一些示范性實施例提供一種形成半導體器件的方法，包括提供第一半導體襯底；在該第一半導體襯底中形成第一導電類型的第一阱區(qū)；在該第一阱區(qū)的至少一部分上形成圖案化柵電極指層和圖案化二極管指層；在該第一阱區(qū)中且鄰近該圖案化柵電極指形成相反的第二導電類型的源極和漏極區(qū)域，由此限定輸出緩沖器晶體管；在該第一阱區(qū)中且鄰近該圖案化二極管指層形成該第一導電類型的體連結(jié)區(qū)域，由此限定該體連結(jié)區(qū)域和該漏極區(qū)域之間的柵控二極管，使得該柵控二極管與該輸出緩沖器晶體管并聯(lián)地耦接；以及形成一個或更多導電層從而將該體連結(jié)區(qū)域連接到電源導體且將該漏極區(qū)域連接到導電焊盤。


在結(jié)合下面的附圖考慮下面的詳細描述時，可以理解本發(fā)明及其許多目的、特征和所獲得的優(yōu)點，附圖中圖I示出常規(guī)ESD保護電路的簡化電路示意圖；圖2示出根據(jù)本發(fā)明的一些實施例，形成有交插的晶體管和二極管多晶硅區(qū)域的PMOS-柵控二極管組合器件的平面圖；圖3示出圖2中的PMOS-柵控二極管組合器件的部分剖視圖；圖4示出根據(jù)本發(fā)明的一些實施例，形成有交插的晶體管和二極管多晶硅區(qū)域以及可選的定義漏極側(cè)RPO區(qū)域的掩模的NMOS-柵控二極管組合器件的平面圖；圖5示出圖4中的NMOS-柵控二極管組合器件的部分剖視圖；
圖6示出具有定義漏極和源極側(cè)電阻器區(qū)域的第一備選RPO掩模的NMOS-柵控二極管組合器件的部分剖視圖；圖7示出具有定義漏極側(cè)電阻器區(qū)域的第二備選RPO掩模的NMOS-柵控二極管組合器件的部分剖視圖；圖8示出根據(jù)本發(fā)明的一些實施例，將輸出緩沖器和柵控二極管組合器件交插的所選布局的好處；以及圖9示出根據(jù)本發(fā)明的一些實施例，制造組合的輸出緩沖器和柵控二極管的示例性工藝流程。
具體實施例方式將描述用于保護集成電路的I/O焊盤單元的靜電放電(ESD)保護器件以及相關(guān)的操作和制造方法，其中ESD保護器件包括輸出緩沖器晶體管和柵控二極管的組合，通過將多指型柵極和二極管多晶娃層與體連結(jié)區(qū)(body tie region)交插而使得一個或更多二極管體連結(jié)區(qū)通過交插的二極管多晶硅層與晶體管漏極區(qū)(或多個漏極區(qū))隔離從而形成高性能柵控二極管，該組合完全形成在同一布局區(qū)域中。在一些實施例中，ESD保護電路使用輸出緩存器晶體管的固有漏極-體區(qū)二極管來形成ESD 二極管。在另一些實施例中，額外的體連結(jié)擴散區(qū)形成得鄰近于輸出緩沖器晶體管的源極擴散區(qū)，而沒有隔離區(qū)域(STI)在兩個擴散區(qū)之間，由此形成毗接的源極-體連結(jié)二極管。通過使用輸出緩沖器晶體管的固有漏極-體區(qū)二極管和柵控二極管作為主要ESD 二極管，與單獨安置的STI 二極管相比，以減小的布局面積要求形成更高性能的ESD 二極管。如這里所公開的那樣，體連結(jié)區(qū)域可以位于襯底中，使用多指型柵極和二極管多晶硅層作為注入或擴散掩模來限定各插入圖案以將體連結(jié)區(qū)域均勻地分布于整個MOSFET布局上。以此方式，輸出緩沖器晶體管的有源區(qū)域中的所選漏極區(qū)域在輸出緩沖器晶體管與二極管之間被共享，所插入的二極管結(jié)(體連結(jié)區(qū)域)的數(shù)量/頻率取決于與輸出緩沖器晶體管的尺寸相對比的所需的ESD 二極管強度，其通常由輸出緩沖器晶體管的驅(qū)動強度要求來定義?，F(xiàn)在將參照附圖詳細描述本發(fā)明的各種示范性實施例。雖然在下面的描述中闡述了各種細節(jié)，但是將意識到，可以實踐本發(fā)明而沒有這些特定細節(jié)，可以對這里描述的本發(fā)明作出許多因?qū)嵤┒惖臎Q定以實現(xiàn)器件設(shè)計者的特定目的，諸如順應工藝技術(shù)或設(shè)計相關(guān)的約束，其將在實施之間變化。雖然這樣的開發(fā)努力可能是復雜和耗時的，但是對于受益于本公開的本領(lǐng)域普通技術(shù)人員而言仍舊是例行事務。例如，參照半導體器件的簡化剖視圖描繪了所選擇的方面，而沒有包括每個器件特征或幾何構(gòu)型以避免限制或模糊本發(fā)明。這樣的描述和代表被本領(lǐng)域技術(shù)人員用來向本領(lǐng)域其他技術(shù)人員描述和轉(zhuǎn)達他們的工作的實質(zhì)。此外，盡管這里描述了特定的示例性材料，但是本領(lǐng)域技術(shù)人員將意識到，可以用具有類似屬性的其它材料來代替而沒有任何功能損失。還將注意，貫穿本具體實施方式
部分，將形成和去除某些材料以制造半導體結(jié)構(gòu)。在下面沒有詳細描述形成或去除這樣的材料的具體工序時，意指對于本領(lǐng)域技術(shù)人員而言用于生長、沉積、去除或以其它方式形成適當厚度的這樣的層的常規(guī)技術(shù)。這樣的細節(jié)是公知的且不視為對于教導本領(lǐng)域技術(shù)人員如何制造或使用本發(fā)明而言是必需的?，F(xiàn)在參照圖2，示出PMOS-柵控二極管組合器件的平面圖200，在右邊示為ESD保護器件270，器件270形成有與PMOS輸出緩沖器晶體管272并聯(lián)耦接的柵控二極管271，晶體管272具有耦接到VDD的第一電流電極、耦接到I/O焊盤的第二電流電極和接收來自前驅(qū)動器電路(未示出)的前驅(qū)動器信號PD. P的控制電極。如平面圖200中所示，ESD保護器件270通過將PMOS輸出緩沖器晶體管272形成為多指型MOSFET器件而形成，多指型MOSFET器件布置有通過多晶硅柵極層210彼此分隔開的交替的源極(S)和漏極(D)襯底區(qū)域，多晶硅柵極層210具有多個柵極多晶硅指201-213。此外，柵控二極管271形成有多個體 連結(jié)襯底區(qū)域(B)，其位于漏極區(qū)域旁邊且通過形成與柵極多晶硅指201-213平行地布置的二極管多晶硅指 221、222、231、232、241、242、251、252、261、262 的二極管多晶硅層 220、230、240、250、260而與漏極區(qū)域隔離，由此形成漏極(D)與體(B)區(qū)域之間的柵控結(jié)(二極管)。雖然不要求，但是還可以有與源極(S)區(qū)域相鄰或毗接地形成的體連結(jié)襯底區(qū)域，該源極(S)區(qū)域定位在漏極區(qū)域橫向旁邊且通過晶體管多晶硅層(例如201、202)與漏極區(qū)隔離，由此在PMOS輸出緩沖器晶體管272的體和漏極之間形成額外的毗接的源極-體連結(jié)二極管。如圖所示，通過限定與多個平行二極管多晶硅層220、230、240、250、260交插的多指型晶體管多晶硅層210，多指型柵控二極管271和MOSFET輸出緩沖器件272形成在同一布局區(qū)域中，由此提供節(jié)省面積的輸出緩沖器晶體管布局。雖然所示的ESD保護器件270包括十三個并聯(lián)連接的晶體管和十個并聯(lián)連接的側(cè)旁二極管，但是將理解，取決于期望的與MOSFET的尺寸相對比的ESD 二極管強度，可以調(diào)整相對于晶體管多晶硅指的數(shù)量所插入的二極管多晶硅指(和相關(guān)聯(lián)的體連結(jié)區(qū)域)的數(shù)量或頻率。此外，輸出緩沖器晶體管示為用多指型柵極多晶硅結(jié)構(gòu)210中的多個較小的并聯(lián)連接的晶體管實現(xiàn)，多指型柵極多晶硅結(jié)構(gòu)210與五個單獨的多指型二極管多晶硅結(jié)構(gòu)220、230、240、250、260交插。然而，將理解，多指型二極管多晶硅結(jié)構(gòu)可以形成為單個多指型二極管多晶硅結(jié)構(gòu)，只要對于不同的二極管多晶硅結(jié)構(gòu)沒有不同的電壓要求的話。反之，多指型柵極多晶硅結(jié)構(gòu)210可以用多個單獨的多指型柵極多晶硅結(jié)構(gòu)實現(xiàn)，這將例如允許MOSFET的驅(qū)動強度劃分或者通過用多個前驅(qū)動器信號PD. P選擇性驅(qū)動每個柵極多晶硅結(jié)構(gòu)實現(xiàn)用于轉(zhuǎn)換速率(slew rate)控制的交錯導通。分開的多指型柵極多晶硅結(jié)構(gòu)還將允許通過將一個或更多柵極指連接到VDD而“任選地剔除(optioned-out)”它們，如果不是需要所有可用的并聯(lián)晶體管以實現(xiàn)輸出焊盤上的所需信號驅(qū)動強度的話。對于另外的細節(jié)，現(xiàn)在參照圖3，圖3示出用于圖2所示的ESD保護電路270中的PMOS-柵控二極管組合器件300的部分剖視圖。PMOS輸出緩沖器晶體管272實施為用η阱302和p型襯底301形成的集成電路，且包括多個并聯(lián)連接的晶體管Tl、T2、T3等，這些晶體管具有對應的多個柵極多晶硅指203-205。柵控二極管271也形成于η阱302之上，多個并聯(lián)連接的二極管(例如331、332)具有對應的多個二極管多晶硅指231、232。如圖所示，柵極多晶硅指和二極管多晶硅指定位得以平行指的交替圖案彼此交插，二極管多晶硅指在柵極多晶硅指側(cè)面與之相鄰。此外，因為二極管多晶硅指沒有相同的電性能要求，所以二極管多晶硅指可以具有比柵極多晶硅指更小的寬度尺寸，但是任何期望的特征寬度可以用于不同的多晶硅指。每個柵極多晶硅指(例如203、204、205)限定具有耦接到VDD的第一電流電極(例如P+源極區(qū)域310及其相關(guān)聯(lián)的硅化物層318)、耦接到I/O焊盤的第二電流電極(例如P +漏極區(qū)域309及其相關(guān)聯(lián)的硅化物層317)和被耦接以接收前驅(qū)動器信號PD. P的柵極電極(例如柵極指203及其相關(guān)聯(lián)的硅化物層316)的晶體管(例如Τ1、Τ2、Τ3)。類似地，每個二極管多晶硅指(例如222、231、232)限定二極管(例如Dl、D2、D3)。例如，二極管多晶硅指231限定第一二極管D2331，第一二極管D2331具有耦接到I/O的第一電流電極(例如P +漏極區(qū)域312及其相關(guān)聯(lián)的硅化物層319)和耦接到VDD的第二電流電極(例如N +體 區(qū)域307及其相關(guān)聯(lián)的硅化物層320)，由此形成P型區(qū)域(例如P +漏極區(qū)域312)與η型區(qū)域(例如N阱302)之間的P-N結(jié)。另外的并聯(lián)連接的二極管(例如D3332)可以通過將第二 P型區(qū)域(例如P +漏極區(qū)域313)形成得通過另一二極管多晶硅指232與η型區(qū)域307分隔開而從同一 η型區(qū)域(例如N阱302)形成，由此限定具有耦接到I/O的第一電流電極(例如P +漏極區(qū)域313及其相關(guān)聯(lián)的硅化物層321)和耦接到VDD的第二電流電極(例如N +體區(qū)域307及其相關(guān)聯(lián)的硅化物層320)的二極管D3332。雖然二極管多晶硅指示為未連接到任何電極的浮置元件，但是并不一定是該情況，因為如果對于控制或改變相關(guān)二極管的電性能而言需要的話，二極管多晶硅指可以連接到基準電壓(例如VDD)或者任何其它信號線。在一些實施例中，P襯底301耦接到圖I的VSS_BULK 105。所示的PMOS-柵控二極管組合器件300包括將N阱302連接到VDD的多個體連結(jié)(body tie)，諸如為晶體管T1-T3提供體連結(jié)且毗接P +源極區(qū)域310-311、314并通過硅化物層318、322耦接到VDD的N +擴散區(qū)域306、308。這些N +擴散區(qū)域306、308限定晶體管T1-T3中的每個固有的二極管(未示出)。這些二極管通過一方面的N +體連結(jié)擴散區(qū)域(例如306)和N阱302與另一方面的分別用作毗接的源極-體連結(jié)輸出緩沖器晶體管Tl、T2的每個的漏極的P +擴散區(qū)域(例如309、312)之間的P-N結(jié)形成。然而，一些實施例不包括源極區(qū)域之間的體擴散區(qū)域306、308，在該情況下單個源極區(qū)域可以被晶體管(例如T1、T2)共享，由此提供更小的布局。圖3還示出側(cè)旁的柵控二極管331、332關(guān)于二極管多晶硅指(例如231、232)被限定且用虛線示出。這些柵控二極管331、332通過一方面的N +體區(qū)域(例如307)和N阱302與另一方面的分別用作相鄰的輸出緩沖器晶體管Τ2、Τ3的漏極的P +擴散區(qū)域312、323之間的P-N結(jié)形成。在制造過程中，用于柵控二極管(例如331、332)的P-N結(jié)通過制造具有相反導電類型且通過二極管多晶硅指彼此隔離的漏極和體連結(jié)“指”區(qū)域而形成，利用重復插入圖案將二極管多晶硅指均勻分布于整個MOSFET布局上從而漏極區(qū)域在晶體管與二極管元件之間被共享。這樣的組合器件固有的整個漏極到體(drain-to-body)側(cè)旁二極管(lateral diode)形成強的ESD 二極管。以示例方式，二極管331提供從I/O連接(經(jīng)P +漏極區(qū)域312)到VDD (經(jīng)N +體區(qū)域307)的ESD電流路徑，其中電流經(jīng)硅化物層319流至P +漏極區(qū)域312，穿過由P +漏極區(qū)域312和N阱302形成的P-N結(jié)，繼續(xù)在N阱中流到N +體連結(jié)擴散區(qū)307，然后通過硅化物層320流到VDD。采用該放電路徑，總二極管電阻低于穿透STI區(qū)域附近的更深區(qū)域所需的電阻。除了形成如圖2-3所示的具有PMOS輸出緩沖器晶體管的ESD保護器件之外，本發(fā)明的一些實施例還可以通過在P型襯底或阱區(qū)域中形成晶體管，顛倒擴散區(qū)的導電類型并用VSS代替VDD而用NMOS輸出緩沖器晶體管實現(xiàn)。為了提供示例性實施，現(xiàn)在參照圖4，圖4示出NMOS-柵控二極管組合器件的平面圖400，在右側(cè)示為用與NMOS輸出緩沖器晶體管452并聯(lián)耦接的柵控二極管451形成的ESD保護器件450，NMOS輸出緩沖器晶體管452具有耦接到I/O焊盤的第一電流電極，耦接至VSS的第二電流電極以及用于接收來自前驅(qū)動器電路(未示出)的前驅(qū)動器信號H). N的控制電極。如平面圖400所示，ESD保護器件450通過形成交插的晶體管柵極多晶硅指401-407以及二極管多晶硅指421、422、431、432、441,442而制成。多指型NM0SFET器件452布置有通過多晶硅柵極層410彼此分隔開的交替的源極(S)和漏極(D)襯底區(qū)域，多晶硅柵極層410具有多個柵極多晶硅指401-407。此 夕卜，柵控二極管451形成有多個體連結(jié)襯底區(qū)域(B)，其位于漏極區(qū)域旁邊且通過二極管多晶硅層420、430、440與漏極區(qū)域隔離，由此形成漏極(D)與體(B)區(qū)域之間的柵控結(jié)(二極管)。雖然不要求，但是ESD保護器件450可以制造為包括在NMOS輸出緩沖器晶體管452與I/O焊盤之間的漏極側(cè)電阻器元件453。為此，NMOS-柵控二極管組合器件的平面圖400示出提供可選的掩模元件411-417來限定襯底中的一個或更多漏極側(cè)電阻器保護氧化物(RPO)區(qū)域，其用于防止在這些區(qū)域中形成硅化物，由此增大它們的歐姆電阻。通過在漏極側(cè)擴散區(qū)域上形成單獨的掩模元件411-417作為交插掩模指圖案，漏極側(cè)電阻器元件453有效地形成在耦接到I/O焊盤的第二電流電極與接收前驅(qū)動器信號H). N的控制電極之間。對于額外細節(jié)，現(xiàn)在參考圖5，其示出與圖4所示的ESD保護電路450對應的NMOS-柵控二極管組合器件500的部分剖視圖。在利用公共P型襯底501的所選CMOS實施方式中，NMOS-柵控二極管組合器件500包括形成在P阱503中的NMOS輸出緩沖器晶體管452和柵控二極管451，P阱503又位于形成于P型襯底501中的深η阱502之上。在一些實施例中，P襯底501耦接到圖I的VSS_BULK 105。此外，p阱503可以形成為隔離P阱(IPW)，其與I/O設(shè)計一起用于提供VSS與VSS_BULK總線之間的噪聲隔離。如將意識到的那樣，P阱503可以通過提供圍繞緩沖器的η阱環(huán)而與P襯底501完全隔離，從而形成IPW桶(tub)。NMOS輸出緩沖器晶體管452包括多個并聯(lián)連接的晶體管(例如T1、T2)，其具有形成在P阱503之上的對應多個柵極多晶硅指402-403。柵控二極管451也在ρ阱503之上形成有多個并聯(lián)連接的二極管(例如521、522)，其具有對應多個二極管多晶硅指431、432。如所示，柵極和二極管多晶硅指定位得彼此交插成平行指的交替圖案，平行指包括與柵極多晶硅指橫向相鄰的二極管多晶硅指。結(jié)果，每個柵極多晶硅指(例如402)限定具有耦接到I/O焊盤的第一電流電極(例如N十漏極區(qū)域508及其相關(guān)聯(lián)的硅化物層514)、耦接到VSS的第二電流電極(例如N +源極區(qū)域509及其相關(guān)聯(lián)的硅化物層516)和耦接來接收前驅(qū)動器信號PD. N的柵電極(例如柵極指402及其相關(guān)聯(lián)的硅化物層513)的晶體管(例如Tl)。類似地，每個二極管多晶硅指(例如431)限定具有耦接到I/O的第一電流電極(例如N +漏極區(qū)域510及其相關(guān)聯(lián)的硅化物層518)和耦接到VSS的第二電流電極(例如P +體區(qū)域507及其相關(guān)聯(lián)的硅化物層519)的二極管(例如D2)，由此從在ρ型區(qū)域(例如ρ阱503)與η型區(qū)域(例如N +漏極區(qū)域510)之間的P-N結(jié)限定側(cè)旁二極管。再一次地，二極管多晶硅指示為浮置元件，但是它們可以連接到基準電壓(例如VSS)或者任何其它信號線，如果期望控制或者改變相關(guān)聯(lián)的二極管的電性能的話。在一些實施例中，NMOS輸出緩沖器晶體管452的源極端子和體端子可以彼此電隔離。在這樣的實施例的一個示例中，P +體區(qū)域(例如507)及其相關(guān)聯(lián)的硅化物層(例如519)可以不耦接到VSS，如圖5所示，而耦接到另一電源導軌，例如VSS_BULK，以提供I/O與VSS_BULK之間的ESD 二極管。在一些實施例中，NMOS-柵控二極管組合器件500可包括形成在晶體管漏極區(qū)域中的漏極側(cè)電阻器元件以用于控制流經(jīng)NMOS輸出緩沖器晶體管452的電流，從而在ESD事件期間提供多指型NMOS輸出緩沖器晶體管452固有的多個雙極結(jié)晶體管指的更均勻的導通(“驟回”)。以示例方式，包括柵極指403的NMOS T2固有的雙極結(jié)晶體管指由N+區(qū)域509 (“發(fā)射極”)、p阱503 (“基極”)和N+區(qū)域510 (“集電極”)形成。雖然不一定需要電 阻器元件，但是它們可以利用多種不同制造技術(shù)中的任何一種來被插置。例如，圖4示出掩模元件411-417可以在硅化物形成之前形成在漏極區(qū)之上，由此在掩模元件411-417之下的襯底中限定一個或更多漏極側(cè)電阻器保護氧化物(RPO)區(qū)域。掩模元件的該使用示于圖5中，圖5示出多個分開圖案化的掩模元件412-414由圖案化氧化物層形成在襯底上以覆蓋N +漏極區(qū)域508、510、511的一部分從而防止襯底硅化物層514-520形成在圖案化掩模元件412-414所位于的部分。特別地，第一電阻性元件形成于在連接到I/O端子的硅化物層514和與柵電極402相鄰的在N +漏極區(qū)域508中的硅化物層515之間的N +漏極區(qū)域508的未硅化部分中。類似地，第二電阻性元件形成于在連接到I/O端子的硅化物層518和與柵電極403相鄰的在N +漏極區(qū)域510中的硅化物層517之間的N +漏極區(qū)域510的未硅化部分中。通過將圖案化掩模元件(例如412、413、414)定位于N +漏極區(qū)域508、510、511的每個內(nèi)，兩個硅化物層(例如514和515)形成在每個漏極區(qū)域中，有在晶體管柵極旁邊的相鄰硅化物層(例如515)和與晶體管柵極旁邊的硅化物層515分隔開的I/O端子硅化物層(例如514)。如將理解的那樣，N +漏極區(qū)域的未硅化部分的寬度可以經(jīng)調(diào)節(jié)和控制以增大或減小所插入的漏極側(cè)電阻器元件的值，由此減小或增大流經(jīng)NMOS輸出緩沖器晶體管452的電流。在一些實施例中，漏極側(cè)電阻器元件通過在制造工藝中不使用掩模元件411-417而被有效地去除。在另一些實施例中，掩模元件411-417的長度可以在晶體管柵極之上朝向源極區(qū)域延伸以進一步增大與每個晶體管相關(guān)聯(lián)的電阻值。在其中掩模元件交疊漏極和柵極元件的器件中，可以獲得固有雙極結(jié)晶體管的優(yōu)異驟回性能，因為省略與晶體管柵極(例如402)相鄰的硅化物層(例如515、517)可以增強沿整個晶體管指均勻的導通(晶體管的“微鎮(zhèn)流(micro ballasting)”)。然而,可以有與在柵極(例如402)與RPO (412)之間保留窄的硅化物層(例如515)相關(guān)聯(lián)的設(shè)計益處，因為MOSFET晶體管和RPO電阻器可以在設(shè)計原理圖和網(wǎng)表(netlist)中作為兩個單獨器件對待。通常，其中RPO掩模元件交疊漏極和柵極元件的漏極鎮(zhèn)流MOSFET器件不能簡單地作為MOSFET晶體管與串聯(lián)RPO電阻器的組合對待。將需要與布局對原理圖(LVS)檢查、布局設(shè)計規(guī)則檢查(DRC)以及描述這樣的器件的電行為的緊湊模擬(compact modeling)相關(guān)的專用設(shè)計套件。大RPO掩模元件的該使用示于圖6中，圖6示出NMOS-柵控二極管組合器件600的部分剖視圖，根據(jù)限定漏極和源極側(cè)電阻器區(qū)域的交替RPO掩模形成多個分開圖案化的掩模元件610-612。在ρ襯底601中的深η阱602中形成ρ阱603和用注入的P +和N +區(qū)域607、608以及側(cè)壁間隔物609限定圖案化柵電極606之后，形成交替的RPO掩模元件610-612以在每個晶體管(例如Tl)的N+源極和漏極區(qū)域608的未硅化部分中限定電阻性元件。在制造序列中，圖案化掩模元件(例如610)在硅化之前形成為覆蓋部分N +漏極區(qū)域、全部柵極層606以及部分N +源極區(qū)域608，但是如虛線所示，掩模元件610-612可以在形成電極接觸層之前被去除，從而I/O、前驅(qū)動器和VSS線可以連接到NMOS-柵控二極管組合器件，有或沒有接觸硅化物層被形成。在器件制造的該階段圖案化掩模元件610-612的該使用防止了襯底硅化物層614形成在圖案化掩模元件610-612所位于的部分。結(jié)果，第一串聯(lián)連接的電阻性元件形成于在連接到I/O端子的硅化物層614與柵電極606之間的N +漏極區(qū)域608的未硅化部分中，第二串聯(lián)連接的電阻性元件形成在未硅化的柵電極606中，第三串聯(lián)連接的電阻性元件形成于在連接到VSS端子的硅化物層614與柵電極606之間的N +源極區(qū)域608的未娃化部分中。然而，圖案化掩模兀件610-612的安置可以被控 制從而側(cè)旁柵控二極管621、622不受影響。使用圖案化掩模元件來限定電阻元件的又一示例示于圖7中，圖7示出NMOS-柵控二極管組合器件700的部分剖視圖，根據(jù)限定漏極側(cè)電阻器區(qū)域的交替RPO掩模形成多個分開圖案化的掩模元件701-703。如圖6那樣，交替的RPO掩模元件701-703形成在ρ阱603 (以及下面的η阱602和ρ襯底601)和具有側(cè)壁間隔物609的圖案化柵電極606上以覆蓋注入N+漏極區(qū)域608的一部分和柵電極606的一部分從而在每個晶體管(例如Tl)的柵電極606和N +漏極區(qū)域608的未硅化部分中限定電阻性元件。為此，圖案化掩模元件(例如701)在硅化之前形成以覆蓋部分N +漏極區(qū)域和部分柵極層606。如虛線所示，掩模元件701-703可以在形成電極接觸層之前被去除，從而I/O、前驅(qū)動器和VSS線可以連接到NMOS-柵控二極管組合器件，有或沒有形成接觸硅化物層。在器件制造的該階段圖案化掩模元件701-703的該使用防止了柵極硅化物層704和襯底硅化物層705形成在圖案化掩模元件701-703所位于的部分，由此在連接到I/O端子的硅化物層705與柵電極606之間的N+漏極區(qū)域608的未硅化部分中形成第一串聯(lián)連接的電阻性元件。此外，第二串聯(lián)連接的電阻性元件形成在柵電極606中在柵極硅化物層704不位于的區(qū)域。再一次地，圖案化掩模元件701-703的安置可以被控制從而側(cè)旁柵控二極管721、722不受影響。漏極被圖案化掩模元件覆蓋的程度由漏極覆蓋尺度Xd限定，源極覆蓋程度由源極覆蓋尺度Xs限定。如將理解的那樣，源極或漏極區(qū)域的最小覆蓋將由任何給定制造工藝的最小設(shè)計規(guī)則的限制，但是應控制為允許隨后形成的硅化物層提供對襯底的良好歐姆接觸。如這里公開的那樣，ESD保護器件使用組合的輸出緩沖器和柵控二極管集成電路結(jié)構(gòu)，其具有形成在共用布局區(qū)域中的多指型MOSFET器件和多指型二極管器件，交替的源極和漏極區(qū)域被柵極多晶硅指分隔開，體連結(jié)區(qū)域插入在漏極區(qū)域旁邊且通過二極管多晶硅指與其隔離從而形成漏極和體區(qū)域之間的柵控二極管。因為輸出緩沖器和ESD 二極管可以形成在共用布局區(qū)域中而不是在要求單獨防護環(huán)結(jié)構(gòu)的單獨區(qū)域中，所以所公開的ESD保護器件通過提供具有減小的布局面積要求的ESD保護電路而提供一個或更多優(yōu)點。為了示出布局益處，參照圖8，圖8示出用于實施圖I的具有常規(guī)輸出緩沖器和STI 二極管結(jié)構(gòu)的ESD保護電路的集成電路布局810。如布局810所示，組元晶體管元件(例如Ml、PMOS,NMOS)和二極管元件(例如A1、A2、B、C、D)每個都形成在單獨布局區(qū)域中且連接到它們各自的電壓、信號和/或焊盤連接線(landing)(例如焊盤連接線、VSS_BULK 812,VSS 813、觸發(fā)器814、VDD 815和升壓線路816)。特別地，PMOS輸出緩沖器晶體管(PMOS)常規(guī)形成在與ESD 二極管(Al)分開的布局區(qū)域中，NMOS輸出緩沖器晶體管(NMOS)常規(guī)形成在與ESD 二極管(B)分開的區(qū)域中。然而，通過在共用布局與中形成具有多指型MOSFET器件和多指型二極管器件的組合輸出緩沖器和柵控二極管的集成電路結(jié)構(gòu)，消除了對緩沖器和二極管區(qū)域之間的水平防護環(huán)的需要。用交插輸出緩沖器和柵控二極管的組合器件的集成電路布局820示出所導致的對布局面積要求的減小，其中PMOS輸出緩沖器晶體管(PMOS)和相關(guān)聯(lián)的ESD 二極管(Al)形成在同一布局區(qū)域中。此外或者替代地，NMOS輸出緩沖器晶體管(NMOS)和相關(guān)聯(lián)的ESD 二極管(B)可以形成在同一區(qū)域中。如布局圖820所示，鉗位器件Ml和二極管元件(例如A2、C、D)每個都形成在單獨布局區(qū)域中且連接到它們各自的電壓、信號和/ 或焊盤連接線(例如焊盤連接線、VSS_BULK 822, VSS 823、觸發(fā)器824、VDD 825和升壓線路 826)。然而，PMOS輸出緩沖器和ESD 二極管Al在第一共用布局區(qū)域中形成為連接到焊盤連接線和VSS 823，而NMOS輸出緩沖器和ESD 二極管B形成在第二共用布局區(qū)域中從而連接到焊盤連接線和VDD 825。該方案也消除了對跨過防護環(huán)將緩沖器連接到I/O焊盤的額外金屬層的需要。還可以從所公開的ESD保護器件導致性能益處，注入與STI 二極管相比通過減小柵控ESD 二極管的有效電阻導致的改善的ESD性能。因為與獨立二極管相比可以使MOSFET和柵控二極管之間共用的漏極金屬指更寬，所以寄生金屬電阻也可以減小。與獨立ESD 二極管相比，所公開的ESD保護器件還提供更高的失效電流，因為二極管指在大面積上展開，由此減小耗散功率密度并提高由于ESD期間的自加熱引起的熱失效點。此外，所公開的具有柵控二極管的ESD保護器件與緩沖器件固有的常規(guī)STI 二極管(漏極-體結(jié))相比提供改善的性能(高的導通電導、低的導通延遲)，且與簡單周邊體連結(jié)相比具有減小的對鎖定(Iatchup)的敏感性，這源自于所公開的ESD保護器件中的額外體連結(jié)區(qū)域，其改善了緩沖器的整個體帶(body strapping)。根據(jù)本發(fā)明的各種實施例，通過將多指型輸出緩沖器晶體管與具有二極管多晶硅指的多指型柵控二極管器件交插而提供一種改善的ESD保護器件，二極管多晶硅指將襯底中的漏極區(qū)域與體結(jié)區(qū)域隔離開。雖然有許多不同的制造工藝能用于形成所公開的ESD保護器件，但是圖9示出根據(jù)本發(fā)明一些實施例制造組合的輸出緩沖器和柵控二極管的示例性工藝流程900。雖然制造序列的一些實施例示于圖9中，但是將理解，所示步驟的序列可以被修改、減少或增多而與本發(fā)明的公開一致。例如，步驟中的一個或更多可以任選地被包括或排除。因此，將理解，可以如按圖9所示的順序執(zhí)行相同序列的步驟那樣想到本發(fā)明的方法，但是步驟也可以并行地、按不同順序、或者如被組合的獨立操作那樣執(zhí)行。如圖所示，方法始于在步驟901處取決于制造的輸出緩沖器的類型，提供其中形成η阱和/或ρ阱的襯底。例如，當形成圖3所示的PMOS-柵控二極管組合器件300時，半導體襯底可由具有第一導電類型雜質(zhì)的材料形成，諸如在預定的P摻雜水平(例如大約lE15cm-3)的p型襯底層301，但是任何期望的摻雜劑類型和/或濃度可以被使用。如將理解的那樣,襯底301可以形成為塊體半導體襯底、絕緣體上半導體(SOI)型襯底(其中利用外延半導體生長和/或選擇性摻雜技術(shù)形成一個或更多額外半導體層和/或阱區(qū)域)、或者任何半導體材料，例如包括Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs, InP以及其它III/V或II/VI化合物半導體或它們的任意組合，單獨地或者與外延層(例如P型外延層)組合。因此，本發(fā)明不限于任何特定襯底類型。在襯底301中，η阱區(qū)域302可以形成為至少用于有源PMOS器件區(qū)域。η阱302可以通過利用掩模以預定注入能量和摻雜劑濃度選擇性擴散或注入η型雜質(zhì)到襯底301中而由具有第二導電類型雜質(zhì)的材料形成，從而位于將包含后面形成的PMOS晶體管和門控二極管的足夠深度處。在步驟902，柵電介質(zhì)形成于襯底之上，接著是在柵電介質(zhì)層之上形成多晶硅層。參照圖3的示例，柵電介質(zhì)層303可以通過利用化學氣相沉積(CVD)、等離子體增強化學氣相沉積(PECVD )、物理氣相沉積(PVD )、原子層沉積(ALD )、熱氧化或者以上的任意組合在半導體襯底上沉積或生長絕緣體或電介質(zhì)(例如二氧化硅、氮氧化物、金屬氧化物、氮化物等)而形成。在步驟903，導電層304利用CVD、PECVD, PVD、ALD或者它們的任意組合在柵電介質(zhì)層上形成或沉積至預定厚度，但是可以使用其它制造方法。導電層304可以由多晶硅或者摻雜或未摻雜非晶硅或硅鍺層形成，但是可以使用其它材料。此外，導電層304可以通過 沉積一個或更多金屬層或者其它導電材料而由基于金屬的層形成，單獨地或者與多晶硅層組合，隨同更特殊的處理，如選擇性沉積/外延或直接束寫入。在步驟904，柵電介質(zhì)和多晶硅層被圖案化和選擇性蝕刻以限定多晶硅柵極層210和分隔開但交插的二極管多晶硅層220、230、240、250、260，多晶硅柵極層210具有多個柵極多晶硅指201-213，二極管多晶硅層220、230、240、250、260具有多個二極管多晶硅指221-222,231-232,241-242,251-252,261-2620將理解，任何期望的圖案和蝕刻工藝可以用于在半導體襯底上形成圖案化多晶硅柵極和二極管指，包括在多晶硅層304上施加和圖案化光致抗蝕劑，但是也可以使用多層掩模技術(shù)。作為形成柵控二極管多晶硅層220、230、240,250,260的替代，RPO掩模元件可以形成在與柵控二極管多晶硅層相同的襯底區(qū)域中從而通過避免預期二極管的結(jié)的硅化而有效地形成在注入漏極與體指區(qū)域之間的側(cè)旁二極管結(jié)。在形成圖案化多晶硅柵極和二極管指之后，多個單獨的注入掩模和注入工藝被用于(步驟905)形成接觸區(qū)域305-314，包括N +區(qū)域305-308和P +區(qū)域309-314，或者在圖案化多晶硅柵極和二極管指的側(cè)壁上形成側(cè)壁間隔物315之前，或者在其之后。例如，輕摻雜源極/漏極區(qū)域(未示出)可以利用一個或更多掩模和注入步驟注入在圖案化多晶硅柵極和二極管指周圍，接著是側(cè)壁間隔物315的形成以及然后N +區(qū)域305-308和P +區(qū)域309-314的注入。當形成側(cè)壁間隔物315時，電介質(zhì)層(例如硅氧化物或硅氮化物)可以生長或沉積于襯底和圖案化多晶硅柵極和二極管指之上。然后電介質(zhì)層可以利用一個或更多各向異性蝕刻工藝被選擇性蝕刻從而形成側(cè)壁間隔物315，包括干法蝕刻工藝(諸如反應離子蝕刻、離子束蝕刻、等離子體蝕刻、激光蝕刻)、濕法蝕刻工藝(其中化學蝕刻劑被采用)或者它們的任意組合。在形成側(cè)壁間隔物315之后，可以通過利用注入掩模(未示出)，使用預定注入能量和摻雜劑濃度，選擇性注入η型雜質(zhì)到η阱區(qū)域302中至預定深度以形成柵控二極管的體區(qū)域，而與二極管多晶硅指相鄰地形成N+區(qū)域305、307。此外，可以利用注入掩模(未示出)與η阱區(qū)域302中打算的源極區(qū)域相鄰地注入η型雜質(zhì)以形成每個晶體管Τ1-Τ3固有的二極管(未示出)的體區(qū)域，來形成N+擴散區(qū)306、308。以類似方式，P +區(qū)域309-314可以通過利用注入掩模(未示出)，使用預定注入能量和摻雜劑濃度，選擇性注入P型雜質(zhì)到η阱區(qū)域302中至預定深度以形成PMOS晶體管的源極和漏極區(qū)域，來形成。在步驟906，一個或更多硅化掩模層可以選擇性形成在襯底之上以限定ESD保護器件中的電阻器元件。如繞過步驟906的虛線所示，硅化掩模形成步驟不是所有實施例都要求的，而是提供一種需要時在襯底和/或柵極的未硅化部分中限定電阻性元件的途徑。參照圖4-5的示例，圖案化掩模元件412-414可以通過沉積氮化物或氧化物層來形成，該氮化物或氧化物層被選擇性圖案化和蝕刻以覆蓋N+漏極區(qū)域508、510、511的預定部分從而防止襯底娃化物層514-520形成在圖案化掩模兀件412-414所位于的部分。在步驟907，硅化物層可以形成在適當?shù)脑礃O/漏極區(qū)域和圖案化多晶硅柵極和二極管指上。參照圖3，硅化物的選擇性形成通過沉積一個或更多金屬層于暴露的半導體襯·底以及圖案化多晶硅柵極和二極管指之上來形成，諸如通過利用毯式或濺射沉積工藝來形成金屬層，該金屬層將用于在暴露的柵極和襯底區(qū)域(諸如暴露的源極/漏極和體區(qū)域)上形成硅化物。第一金屬層與下面的半導體材料形成硅化物區(qū)域316-322的反應通過進行初始快速熱退火步驟，接著是濕法清潔步驟以從電介質(zhì)區(qū)域(例如間隔物和槽區(qū)域)去除未反應金屬，然后接著是可選的二次退火步驟，來促成。退火可以是例如快速熱處理、爐退火、尖峰退火或激光退火。在一些實施例中，退火工藝的時間和溫度被控制以使第一金屬層中的金屬與下面的源極/漏極區(qū)域中的多晶硅或者其它半導體材料反應，但不與側(cè)壁間隔物材料315反應。退火之后，第一金屬層的任何未反應部分用適當?shù)慕饘傥g刻諸如Piranha濕法清潔工藝來選擇性去除。在步驟908，形成一個或更多金屬化層以限定ESD保護器件的端子。參照圖3的示例，一個或更多后端處理可用于形成到N +和P + 305-314和硅化物區(qū)316-322的電極接觸，通過沉積一個或更多電介質(zhì)或掩模層，其然后被圖案化和選擇性蝕刻以限定接觸和柵極多晶硅區(qū)域上的開口。在暴露的接觸和柵極多晶硅區(qū)域中，一個或更多導電層被沉積，掩?；瓦x擇性蝕刻以形成到晶體管漏極區(qū)域309、312、313的I/O接觸。此外，制成到二極管體區(qū)域307且還到體擴散區(qū)306、308和源極區(qū)域310、311、314的VDD接觸，體擴散區(qū)306、308和源極區(qū)域310、311、314毗接且短路到它們各自的體區(qū)域的硅化物。此外，制成到PMOS晶體管柵極203、204、205的前驅(qū)動器信號PD. P接觸。在完成后端處理之后，制造工藝結(jié)束于步驟909。如這里描述的那樣，分開的獨立ESD 二極管(例如STI 二極管)可以與側(cè)旁固有柵控二極管(例如圖3中的331、332)并排安置。此外，Btt接的源極-體連結(jié)二極管可以如圖2-3所示通過包括源極區(qū)域之間的體連結(jié)區(qū)域而形成。然而，在一些實施例中，側(cè)旁固有柵控二極管可以用作傳導ESD電流的大部分的主要或唯一 ESD 二極管。在另一實施例中，圖I所示的升壓總線101可以短路到VDD總線102，由此消除對圖I中的A2 二極管112和圖8中的A2 二極管的需要。此外，側(cè)旁寄生柵控二極管可以用于上拉晶體管114和下拉輸出晶體管122中的任一個或二者。通過使用輸出緩沖器晶體管固有的側(cè)旁柵控二極管代替單獨的ESD保護二極管作為主要ESD保護二極管，所得ESD保護器件與例如具有相同P-N結(jié)周邊的STI界限二極管相比提供了顯著更高的失效電流和顯著更高的電導率，主要因為ESD電流不需要流過任何STI下面，而是可以沿硅表面更少阻礙地流動。此外，側(cè)旁柵控二極管可以減小I/O焊盤上的電容性負載，因為沒有如單獨安置的STI 二極管那樣增加連結(jié)到焊盤的擴散區(qū)域。至此將理解，這里提供一種集成電路靜電放電(ESD )保護器件方法和裝置，用于跨越并聯(lián)連接的輸出緩沖器晶體管和柵控二極管連接電源導體(例如VDD或VSS)和導電焊盤。如所公開的那樣，輸出緩沖器晶體管形成在第一布局區(qū)域中，有PM0SFET或NM0SFET柵極電極，其耦接為接收控制信號且在襯底上形成有一個或更多導電柵極指。每個柵極指分隔開形成在襯底中的第一導電類型的源極和漏極區(qū)域。在一些實施例中，輸出緩沖器晶體管形成為部分硅化的漏極區(qū)域限定漏極側(cè)電阻性元件。柵控二極管形成在與輸出緩沖器晶體管相同的第一布局區(qū)域中，有一個或更多導電二極管指以及形成在襯底中的第二導電類型的對應的一個或更多體連結(jié)區(qū)域。如所形成的那樣，每個體連結(jié)區(qū)域通過導電二極管指與輸出緩沖器晶體管的對應漏極區(qū)域分隔或隔離開。在輸出緩沖器晶體管實施為多個并聯(lián)連接的毗接的源極-體連結(jié)輸出緩沖器晶體管的一些實施例中，多個導電柵極指可以從單個導電柵極脊垂直地延伸，柵控二極管可以實施為由多個導電二極管指限定的多個并聯(lián)連·接的二極管，多個導電二極管指與多個導電柵極指交插且平行，其中多個并聯(lián)連接的二極管中的每個包括用于傳導ESD電流的輸出緩沖器晶體管固有的柵控二極管。因此，柵控二極管可以由第一導電類型(例如η型)的阱與用作輸出緩沖器晶體管的漏極的第二導電類型(例如P型)的擴散區(qū)域之間的P-N結(jié)形成。在另一方面，提供一種集成電路器件及其制造方法。該IC器件包括第一導體(例如焊盤導體)、第二導體(例如電源導體)、第三導體(例如電源導體)和形成在第一導電類型的襯底區(qū)域中的MOSFET晶體管。如所形成的那樣，該晶體管包括柵電極以及形成在該襯底區(qū)域中的第二導電類型的源極和漏極區(qū)域，其中漏極區(qū)域耦接到第二導體，源極區(qū)域耦接到第三導體，襯底區(qū)域耦接到第二導體，柵極電極在襯底區(qū)域之上形成有導電柵極層，其將源極和漏極區(qū)域分隔開。IC器件還包括形成在與MOSFET晶體管相同的襯底區(qū)域中且耦接在第一和第二導體之間的二極管。該二極管從形成在襯底中的第一導電類型的體連結(jié)區(qū)域和第二導電類型的MOSFET晶體管漏極區(qū)域形成，其中二極管指層與柵極層平行地形成在所述襯底區(qū)域上以分隔開體連結(jié)區(qū)域和MOSFET晶體管漏極區(qū)域。在一些實施例中，導電柵極層形成為從單個導電柵極脊垂直延伸的多個導電柵極指，二極管層形成為與多個導電柵極指交插且平行的多個導電二極管指。在另一些實施例中，二極管層從電介質(zhì)層、多晶硅層、一個或更多金屬層或者電阻器保護氧化物(RPO)層形成。此外，基于金屬的接觸層可以形成在MOSFET晶體管和二極管之間共用的且連結(jié)到輸入和/或輸出焊盤的MOSFET晶體管漏極區(qū)域上。在又一方面，提供一種半導體器件及其制造工藝。在所公開的工藝中，提供半導體襯底，第一導電類型的第一阱區(qū)形成在半導體襯底中，圖案化柵電極指層和圖案化二極管指層形成在第一阱區(qū)的至少一部分之上。此外，第二相反導電類型的源極和漏極區(qū)域形成在第一阱區(qū)中且鄰近圖案化柵電極指，由此限定輸出緩沖器晶體管。還在第一阱區(qū)中且鄰近圖案化二極管指層形成第一導電類型的體連結(jié)區(qū)域，由此在體連結(jié)區(qū)域與漏極區(qū)域之間限定柵控二極管，使得柵控二極管與輸出緩沖器晶體管并聯(lián)地耦接。最后，一個或更多導電層形成為將體連結(jié)區(qū)域連接到電源導體且將漏極區(qū)域連接到導電焊盤。導電層的形成可包括形成硅化物層以部分地覆蓋漏極區(qū)域，由此定義漏極側(cè)電阻性元件。雖然這里公開的所述示范性實施例針對ESD保護器件以及相關(guān)聯(lián)的制造方法，其中具有多指型柵控二極管器件的輸出緩沖器晶體管與二極管多晶硅指交插，二極管多晶硅指將漏極區(qū)域與襯底中的體連結(jié)區(qū)域隔離開，但是本發(fā)明不一定局限于例示本發(fā)明的發(fā)明方面的示范性實施例，本發(fā)明的發(fā)明方面可以應用于具有組合的輸出緩沖器和柵控二極管的廣泛的集成ESD保護電路。因此，以上公開的特定實施例僅是例示性的，不應作為對本發(fā)明的限制，因為本發(fā)明能以不同但等價方式修改和實踐，這對受益于這里的教導的本領(lǐng)域技術(shù)人員而言是顯然的。相應地，前面的描述無意將本發(fā)明限制到所闡述的特定形式，而是相反，旨在覆蓋可包括在所附權(quán)利要求定義的本發(fā)明的思想和范圍內(nèi)的這樣的替代、修改和等價，從而本領(lǐng)域技術(shù)人員將理解，他們可以進行各種變化、替換和改變而不偏離本發(fā)明最寬形式的思想和范圍。上面已經(jīng)關(guān)于具體實施例描述了益處、其它優(yōu)點和對問題的解決方案。然而，益處、優(yōu)點、問題的解決方案、以及可導致任何益處、優(yōu)點或解決方案發(fā)生或變得更顯著的任 何元素不應解釋為任何或全部權(quán)利要求的重要、需要、或必要特征或元素。這里使用時，術(shù)語“包括”、“包含”或者其任何變體旨在涵蓋非排他性的包括，從而包括一列元素的工藝、方法、物品或裝置不是僅包括那些元素，而是可以包括未明確列出或者這些工藝、方法、物品或裝置固有的其它元素。
權(quán)利要求
1.一種集成電路靜電放電保護器件，包括 電源導體； 導電焊盤； 輸出緩沖器晶體管，形成在第一布局區(qū)域中且耦接在該電源導體和該導電焊盤之間，該輸出緩沖器晶體管包括MOSFET柵電極，該MOSFET柵電極耦接為接收控制信號且在襯底上形成有導電柵極指，該導電柵極指將形成在該襯底中的第一導電類型的源極和漏極區(qū)域分隔開；以及 柵控二極管，形成在與該輸出緩沖器晶體管相同的該第一布局區(qū)域中且耦接在該電源導體和該導電焊盤之間，該柵控二極管包括導電二極管指和形成在該襯底中的第二導電類型的對應的體連結(jié)區(qū)域，使得該體連結(jié)區(qū)域通過該導電二極管指與該輸出緩沖器晶體管的漏極區(qū)域分隔開。
2.如權(quán)利要求I所述的集成電路靜電放電保護器件，其中該輸出緩沖器晶體管包括耦 接在VDD電源導體和該導電焊盤之間的PMOS晶體管。
3.如權(quán)利要求I所述的集成電路靜電放電保護器件，其中該輸出緩沖器晶體管包括耦接在VSS電源導體和該導電焊盤之間的NMOS晶體管。
4.如權(quán)利要求I所述的集成電路靜電放電保護器件，其中該輸出緩沖器晶體管包括限定漏極側(cè)電阻性元件的部分硅化漏極區(qū)域。
5.如權(quán)利要求I所述的集成電路靜電放電保護器件，其中該輸出緩沖器晶體管實施有毗接的源極-體連結(jié)。
6.如權(quán)利要求I所述的集成電路靜電放電保護器件，其中該柵控二極管實施為由多個導電二極管指限定的多個并聯(lián)連接的二極管，其中該多個并聯(lián)連接的二極管中的每個包括該輸出緩沖器晶體管固有的柵控二極管以用于傳導靜電放電電流。
7.如權(quán)利要求I所述的集成電路靜電放電保護器件，其中該柵控二極管由N阱和用作該輸出緩沖器晶體管的漏極的P +擴散區(qū)之間的P-N結(jié)形成。
8.如權(quán)利要求I所述的集成電路靜電放電保護器件，其中該柵控二極管由P阱和用作該輸出緩沖器晶體管的漏極的N +擴散區(qū)之間的P-N結(jié)形成。
9.如權(quán)利要求I所述的集成電路靜電放電保護器件，其中該MOSFET柵電極包括形成有多個導電柵極指的多指型MOSFET柵電極。
10.如權(quán)利要求I所述的集成電路靜電放電保護器件，其中該襯底耦接到該電源導體。
11.一種集成電路器件，包括 第一導體； 第二導體； 第三導體； MOSFET晶體管，形成在第一導電類型的襯底區(qū)域中，該晶體管包括形成在該襯底區(qū)域中的柵電極以及第二導電類型的源極和漏極區(qū)域，其中該漏極區(qū)域耦接到該第一導體，該襯底區(qū)域耦接到該第二導體，該源極區(qū)域耦接到該第三導體，該柵電極在該襯底區(qū)域上形成有導電柵極指，該導電柵極指分隔開該源極和漏極區(qū)域；以及 二極管，形成在與該MOSFET晶體管相同的該襯底區(qū)域中且耦接在該第一導體和該第二導體之間，該二極管包括形成在該襯底中的該第一導電類型的體連結(jié)區(qū)域，以及 該MOSFET晶體管的第二導電類型的漏極區(qū)域， 其中二極管指與該柵極指平行地形成在該襯底區(qū)域上從而將該體連結(jié)區(qū)域與該MOSFET晶體管的漏極區(qū)域分隔開。
12.如權(quán)利要求11所述的集成電路器件，其中該第一導體包括焊盤導體。
13.如權(quán)利要求11所述的集成電路器件，其中該第二導體包括電源導體。
14.如權(quán)利要求11所述的集成電路器件，其中該MOSFET晶體管包括耦接在VSS電源導體和導電焊盤之間的NMOS晶體管。
15.如權(quán)利要求11所述的集成電路器件，其中該MOSFET晶體管包括限定漏極側(cè)電阻性元件的部分硅化漏極區(qū)?！?br> 16.如權(quán)利要求11所述的集成電路器件，其中該MOSFET晶體管包括耦接在VDD電源導體和導電焊盤之間的PMOS晶體管。
17.如權(quán)利要求11所述的集成電路器件，其中該導電柵極指包括多個導電柵極指。
18.如權(quán)利要求17所述的集成電路器件，其中該二極管指包括與該多個導電柵極指交插且平行的多個導電二極管指。
19.如權(quán)利要求11所述的集成電路器件，其中該二極管指包括電介質(zhì)層、多晶硅層、一個或更多金屬層、或者電阻器保護氧化物(RPO)層。
20.如權(quán)利要求11所述的集成電路器件，還包括形成在該MOSFET晶體管的漏極區(qū)域上的基于金屬的接觸層，該MOSFET晶體管的漏極區(qū)域在該MOSFET晶體管和該二極管之間被共用且連接到該第一導體。
21.—種形成半導體器件的方法，包括 提供第一半導體襯底； 在該第一半導體襯底中形成第一導電類型的第一阱區(qū)； 在該第一阱區(qū)的至少一部分上形成圖案化柵電極指層和圖案化二極管指層； 在該第一阱區(qū)中且鄰近該圖案化柵電極指形成相反的第二導電類型的源極和漏極區(qū)域，由此限定輸出緩沖器晶體管； 在該第一阱區(qū)中且鄰近該圖案化二極管指層形成該第一導電類型的體連結(jié)區(qū)域，由此限定該體連結(jié)區(qū)域和該漏極區(qū)域之間的柵控二極管，使得該柵控二極管與該輸出緩沖器晶體管并聯(lián)地耦接；以及 形成一個或更多導電層從而將該體連結(jié)區(qū)域連接到電源導體且將該漏極區(qū)域連接到導電焊盤。
22.如權(quán)利要求21所述的方法，其中形成一個或更多導電層包括形成硅化物層以部分覆蓋該漏極區(qū)域，由此限定漏極側(cè)電阻性元件。
全文摘要
示范性實施例涉及組合的輸出緩沖器和靜電放電二極管器件。一種集成電路ESD保護電路(270)形成有包括柵控二極管(271)和輸出緩沖器MOSFET(272)的組合器件，其中第一導電類型的體連結(jié)指(307)形成在襯底中且利用多個二極管多晶硅指(231、232)與第二導電類型的漏極區(qū)域(310)隔離開，多個二極管多晶硅指(231、232)與形成輸出緩沖器MOSFET(272)的多個多晶硅柵極指(204、205)交插。
文檔編號H01L27/02GK102903716SQ20121026301
公開日2013年1月30日 申請日期2012年7月27日 優(yōu)先權(quán)日2011年7月29日
發(fā)明者M·A·斯托金格 申請人:飛思卡爾半導體公司