專利名稱：溝柵場效應晶體管結構及其形成方法
技術領域：
本發(fā)明總體涉及功率半導體技術，并且尤其是涉及積累型和增強型溝柵(trenched-gate)場效應晶體管(FET)及其制造方法。
背景技術：
功率電子應用中的關鍵部件是固態(tài)開關。從汽車應用中的點火控制到電池驅(qū)動的電子消費品、再到工業(yè)應用中的功率轉(zhuǎn)換器，都需要一種最佳地適合具體應用要求的電源開關。固態(tài)開關，例如包括功率金屬氧化物半導體場效應晶體管(功率M0SFET)、絕緣柵雙極晶體管(IGBT)和各種類型的半導體閘流管，已經(jīng)持續(xù)發(fā)展以滿足這種要求。在功率MOSFET的情況下，已經(jīng)開發(fā)出很多技術，其中包括例如，具有橫向溝道(channel)的雙擴散結構(DMOS)(例如，Blanchard等人的美國專利第4，682，405號)、溝柵結構(例如，Mo等人的美國專利第6，429，481號)以及用于晶體管漂移區(qū)的電荷平衡的各種技術(例如，Temple的美國專利第4，941，026號；Chen的美國專利第5，216，275號；以及Neilson的美國專利第6，081，009號)，以滿足不同的并且經(jīng)常是有競爭性的性能要求。電源開關的一些規(guī)定的性能特性是它的導通電阻(on-resistance)、擊穿電壓(breakdown voltage)和開關速度(轉(zhuǎn)換速度，switching speed)。根據(jù)具體應用的需要，不同的重點放在各性能指標(性能標準)上。例如，對于大于約300-400伏特的電源應用來說，與功率MOSFET相比，IGBT顯示出了固有的較低導通電阻，但是由于其緩慢的關閉特性(turn off characteristic)它的開關速度較低。因此，對于需要低導通電阻的具有低開關頻率的大于400伏特的應用來說，IGBT是優(yōu)選的開關，而功率MOSFET經(jīng)常是對于較高頻率應用的精選器件。如果給定應用的頻率要求規(guī)定了所使用的開關類型，那么電壓要求就決定了具體開關的結構組成。例如，在功率MOSFET的情況下，由于漏極-源極導通電阻RDSon和擊穿電壓之間的比例關系，在保持低RDSon的同時提高晶體管的電壓特性是具有挑戰(zhàn)性的。已經(jīng)開發(fā)出了晶體管漂移區(qū)的各種電荷平衡結構，以不同程度成功地戰(zhàn)勝了這種挑戰(zhàn)。
兩種不同的場效應晶體管是積累型FET和增強型FET。在傳統(tǒng)的積累型FET中，由于沒有形成反型溝道(反向溝道，inversion channel)，因而溝道電阻消除了，從而改善了晶體管功率處理能力及其效率。而且，由于沒有pn本體二極管(體二極管，body diode),減少了同步整流電路中由pn 二極管引起的損失。傳統(tǒng)積累型晶體管的缺點在于漂移區(qū)需要是低摻雜(輕摻雜，lightly doped)的以支持足夠高的反偏壓。然而，低摻雜的漂移區(qū)導致了較高的導通電阻和較低的效率。類似地，在增強型FET中，提高晶體管的擊穿電壓經(jīng)常是以較高導通電阻為代價的，反之亦然。
器件性能參數(shù)也受制造工藝的影響。已經(jīng)通過開發(fā)各種改進的處理技術，來進行各種嘗試，以解決部分這些挑戰(zhàn)。無論是在超輕便的消費電子器件(consumer electronicdevice)中，還是在通信系統(tǒng)的路由器和集線器中，電源開關的各種應用隨著電子工業(yè)的發(fā)展而增長。電源開關因此屬于具有高開發(fā)潛力的半導體器件。

發(fā)明內(nèi)容
本發(fā)明針對功率器件以及它們的制造方法提供了各種具體實施方式
。概括地，根據(jù)本發(fā)明的一個方面，肖特基(Schottky) 二極管優(yōu)選地與積累型FET或增強型FET集成于單個單元(single cell)內(nèi)。根據(jù)本發(fā)明的其它方面，提供了制造具有自對準特征以及其它優(yōu)點和特征的各種功率晶體管結構的方法。根據(jù)本發(fā)明的一種具體實施方式
,單片集成(monolithically integrated)場效應晶體管和肖特基二極管包括延伸到半導體區(qū)內(nèi)的柵極溝槽。具有基本三角形形狀的源極區(qū)位于柵極溝槽的每一側的側面。接觸開口延伸到相鄰柵極溝槽之間的半導體區(qū)域中。導體層填充接觸開口以(a)沿每一源極區(qū)傾斜側壁的至少一部分電接觸源極區(qū)，以及(b)沿接觸開口的底部電接觸半導體區(qū)，其中，導體層與半導體區(qū)形成肖特基接觸。根據(jù)本發(fā)明的另一具體實施方式
，單片集成溝槽(monolithically integratedtrench)FET和肖特基二極管包括延伸到外延層內(nèi)且終止于此的柵極溝槽，所述外延層在基板上延伸。每個柵極溝槽內(nèi)具有凹入式柵極(recessed gate),在凹入式柵極頂上有電介質(zhì)材料。外延層的傳導類型(導電類型，conductivity type)與基板(襯底，substrate)相同，但是摻雜濃度比基板低。源極區(qū)位于柵極溝槽的每一側的側面，且每一源極區(qū)的頂面低于電介質(zhì)材料的頂面。接觸開口延伸到相鄰柵極溝槽之間的外延層內(nèi)。導體層填充接觸開口以電接觸源極區(qū)和外延層，并且與半導體區(qū)形成肖特基接觸。外延層和源極區(qū)包括碳化娃、氮化鎵、以及砷化鎵中的一種。根據(jù)本發(fā)明的又一具體實施方式
，單片集成溝槽FET和肖特基二極管包括延伸到第一傳導型半導體區(qū)中的柵極溝槽，每一柵極溝槽內(nèi)具有凹入式柵極，并在凹入式柵極的頂上有電介質(zhì)材料。第一傳導型源極區(qū)位于柵極溝槽的每一側的側面。每一源極區(qū)具有上表面，其相對于電介質(zhì)材料的上表面是凹入的，所述電介質(zhì)材料在相應的凹入式柵極的頂上。第二傳導型的本體區(qū)(body region)沿每一柵極溝槽的側壁在相應的源極區(qū)與半導體區(qū)之間延伸。接觸開口延伸到相鄰柵極溝槽之間的半導體區(qū)內(nèi)。導體層填充接觸開口并電接觸源極區(qū)、本體區(qū)和半導體區(qū)，并且導體層與半導體區(qū)形成肖特基接觸。根據(jù)本發(fā)明的另一具體實施方式
，單片集成溝槽FET和肖特基二極管包括延伸到半導體區(qū)內(nèi)的柵極溝槽，每一柵極溝槽內(nèi)具有柵極，且在柵極的頂上有電介質(zhì)材料。半導體源極間隔體(source spacer)位于柵極溝槽的每一側的側面，以使位于每兩個相鄰柵極溝槽之間的每一對相鄰的半導體源極間隔體之間形成接觸開口。導體層填充接觸開口并且接觸半導體源極間隔體和半導體區(qū)，而且與半導體區(qū)形成肖特基接觸。根據(jù)本發(fā)明的另一具體實施方式
，單片集成溝槽FET和肖特基二極管包括延伸到第一傳導型半導體區(qū)內(nèi)的柵極溝槽。第一傳導型的源極區(qū)位于柵極溝槽的每一側的側面。屏蔽電極沿每一柵極溝槽的底部放置，并且通過屏蔽電介質(zhì)層與半導體區(qū)絕緣。柵極位于每一溝槽中的屏蔽電極上方，并且柵極和屏蔽電極之間具有電介質(zhì)層。電介質(zhì)帽(電介質(zhì)蓋，dielectric cap)位于柵極上方。導體層接觸源極區(qū)和半導體區(qū)，使得導體層與半導體區(qū)形成肖特基接觸。以下結合附圖，對本發(fā)明的這些和其它方面進行更詳細地描述。


圖I是根據(jù)本發(fā)明示例性具體實施方式
的具有集成的肖特基的溝柵積累 (accumulation)FET的簡化橫截面視圖；圖2A-2I是根據(jù)本發(fā)明示例性具體實施方式
的簡化橫截面視圖，其示出了用于形成圖I中的集成的FET肖特基二極管結構的各工藝步驟；圖3A-3E是根據(jù)本發(fā)明另一示例性具體實施方式
的簡化橫截面視圖，其示出了圖2G-2I所示工藝步驟中的后一部分的步驟的替代工藝步驟；圖3EE是替代具體實施方式
的簡化橫截面視圖，其中，圖3A-3E工藝步驟中的電介質(zhì)間隔體在形成頂側導體層之前被移除了 ；圖4是圖3EE中結構的變型的簡化橫截面圖，其中，屏蔽電極在柵極的下方形成；圖5是圖3E中結構的變型的簡化橫截面圖，其中，接觸開口延伸至與柵極溝槽大約相同的深度；圖6是圖5中積累FET-肖特基二極管結構的增強型變型的簡化橫截面視圖；圖7A示出了模擬(仿真)結果，其中，示出了兩個SiC基積累FET的電場線，一個比另一個具有較深的肖特基接觸凹入(接觸凹陷，contact recess)；圖7B是關于較深和較淺肖特基接觸凹入的兩種情況的漏極電流與漏極電壓的模擬曲線圖；圖8是根據(jù)本發(fā)明示例性具體實施方式
的具有多晶硅源極間隔體的溝柵積累FET的簡化橫截面視圖；圖9A-9H、圖91_1、以及圖9J-1是根據(jù)本發(fā)明示例性具體實施方式
的簡化橫截面視圖，示出了用于形成圖8中的FET-肖特基二極管結構的各工藝步驟；圖91-2和圖9J-2是簡化橫截面視圖，示出了對應于圖91_1和圖9J-1的步驟的替代工藝步驟，其產(chǎn)生了圖8中FET-肖特基二極管結構的變型；圖10和圖11是簡化橫截面視圖，分別示出了圖9J-1和圖9J-2中FET-肖特基結構的變型，其中，屏蔽電極在柵極的下面形成；圖12是根據(jù)本發(fā)明另一具體實施方式
的具有屏蔽電極位于柵極之下的溝柵積累FET-肖特基結構的簡化橫截面視圖；圖13是簡化橫截面視圖，其示出了圖1具體實施方式
的變型，其中，改變了相鄰溝槽之間的肖特基區(qū)以形成MPS結構；圖14示出了圖I中FET-肖特基結構的漏極電流-漏極電壓特性圖(左圖)和柵極電壓-柵極電荷(右圖)圖；圖15A-15H是根據(jù)本發(fā)明另一具體實施方式
的簡化橫截面視圖，示出了用于形成具有自對準特性的溝柵FET的各個工藝步驟；圖16示出了根據(jù)本發(fā)明另一具體實施方式
的具有非平面頂面(在頂部金屬形成之前)的P-溝道溝柵FET的等比例視圖；圖17A、圖17B-1和圖17B-2是用于形成圖16中FET的兩個簡化工藝步驟的橫截面視圖；圖18是根據(jù)本發(fā)明具體實施方式
的橫截面視圖，示出了用于形成自對準源極和 重本體區(qū)(重體區(qū)，heavy body region)的技術；圖18A-18I是根據(jù)本發(fā)明示例性具體實施方式
的用于形成圖18中所示的溝柵FET的不同工藝步驟的橫截面視圖；圖19A-19H是根據(jù)本發(fā)明另一示例性具體實施方式
的工藝步驟中不同工藝步驟的橫截面視圖，其中，形成了非表面多晶硅，并且與圖18A-18I的工藝相比，掩模的數(shù)量減少了 ；圖20A-20G是根據(jù)本發(fā)明又一示例性具體實施方式
的橫截面視圖，其示出了另一工藝步驟，其中，與圖18A-18I中的相比，掩模的數(shù)量減少了 ；圖21A-21H是根據(jù)本發(fā)明示例性具體實施方式
的橫截面視圖，其示出了用于形成溝柵FET (該溝柵FET類似于由圖18A-18I得到的，除了肖特基二極管與FET集成之外)的工藝步驟；圖22A-22F是根據(jù)本發(fā)明另一具體實施方式
的橫截面視圖，其示出了用于以減少的掩模數(shù)量來形成溝柵FET的又一工藝步驟；圖23A-23I是根據(jù)本發(fā)明又一具體實施方式
的用于形成具有自對準特征的溝柵FET的不同工藝步驟的橫截面視圖；以及圖24A-24I示出了根據(jù)本發(fā)明又一具體實施方式
的用于形成具有自對準特征的溝柵FET的不同工藝步驟的橫截面視圖。
具體實施例方式電源開關可以由功率M0SFET、IGBT、各類型的半導體閘流管等中任一種來實現(xiàn)。為了說明的目的，在此所呈現(xiàn)的許多新技術以功率MOSFET的情形進行描述。然而應該理解，在此描述的本發(fā)明的各具體實施方式
并不限于功率MOSFET且可以應用于許多其它類型的電源開關技術，例如包括IGBT和其它類型的雙極性開關。而且，為了說明的目的，所示出的本發(fā)明的具體實施方式
包括特定的P型區(qū)和η型區(qū)。本領域技術人員應當理解，此處的教導可等價應用于各區(qū)傳導性相反的器件。圖I示出了根據(jù)本發(fā)明示例性具體實施方式
的優(yōu)選與肖特基二極管集成于單個單元的溝柵積累場效應晶體管(FET)的簡化橫截面視圖。低摻雜的η型外延層104在高度摻雜的η型基板102上延伸且與之接觸。柵極溝槽106延伸到外延層104中且終止于此。每一柵極溝槽106沿其側壁和底部襯(排列，line)有電介質(zhì)層108，且包括凹入式柵極(recessed gate) 110以及在凹入式柵極110頂上的絕緣材料112。η型傳導性的三角形源極區(qū)114位于溝槽106每一側的側面。源極區(qū)114沿垂直方向交疊多晶硅柵極110。在作為高電壓FET的這種應用中，該交疊不是必須的，其中，缺少交疊會對晶體管導通電阻Rdson產(chǎn)生極小的影響。缺少柵極-源極交疊大大影響低電壓晶體管中的Rdson，因而在這樣的晶體管中它的出現(xiàn)是有利的。外延層104的凹入部分和源極區(qū)114 一起形成具有圓形底部的V形接觸開口 118。肖特基勢魚金屬(barrier metal) 120在結構上延伸且填充接觸開口 118以沿源極區(qū)114的傾斜側壁與源極區(qū)114接觸，且在其凹入部分與外延層104相接觸。由于源極區(qū)114是高摻雜的并且外延層104是低摻雜的，從而頂側導體層120與源極區(qū)114形成歐姆接觸且與外延層104形成肖特基接觸。在一個具體實施方式
中，肖特基勢壘金屬120包括鈦。背側導體層122，例如包括鋁(或鈦)，接觸基板102。與增強型晶體管不同，圖I結構100中的積累型晶體管不包括其中形成有傳導溝道(conduction channel)的本體區(qū)或阻斷講(閉塞講，blocking well)(在本實例中是P 的摻雜濃度和柵極110的摻雜類型，結構100中的晶體管正常地打開(導通)或關閉(截止)。當溝道區(qū)完全耗盡且稍微反向時，晶體管關閉。同樣，由于沒形成反型溝道(反向溝道，inversion channel)，因此消除了溝道電阻，從而提高了晶體管功率處理能力及其效率。而且，由于沒有pn體二極管，所以消除了由Pn 二極管在同步整流電路中引起的損失。在圖I的具體實施方式
中，結構100中的FET是垂直溝柵積累M0SFET，其具有形成源極導體的頂側導體層120和形成漏極導體的底側導體層120。在另一具體實施方式
中，基板102是P型的，從而形成積累IGBT。圖2A-2I是根據(jù)本發(fā)明示例性具體實施方式
的簡化橫截面視圖，示出了用于形成圖I中的集成的FET-肖特基二極管結構100的各工藝步驟。在圖2A中，使用傳統(tǒng)方法，下外延層204和上外延層205在η型基板202上順序形成?？商鎿Q地，可以使用包括外延層204、205的初始晶片材料(wafer material)。上η型外延層205比下η型外延層204具有更高的摻雜濃度。在圖2Β中，利用已知技術，使用掩模(未示出)來限定和蝕刻硅以形成溝槽206，該溝槽206穿過上外延層205且終止于下外延層204。在形成溝槽的過程中可以使用傳統(tǒng)的干或濕蝕刻。在圖2C中，在結構上生長或沉積例如包括氧化物的電介質(zhì)層208，從而溝槽206的側壁和底部襯有電介質(zhì)層208。在圖2D中，隨后使用傳統(tǒng)技術沉積多晶硅層209以填充溝槽206。多晶硅層209可以原位摻雜來獲得所需的柵極摻雜類型和濃度。在圖2Ε中，使用傳統(tǒng)的技術，深刻蝕(回蝕刻,etch back)多晶娃層209且凹入溝槽206中以形成柵極210。凹入式柵極210 (recessedgate)沿垂直方向交疊上外延層205。如上所述，根據(jù)應用目標和設計目的，凹入式柵極210無需交疊上外延層205(即，工藝步驟和最終結構不必受到該交疊的限制)。在其它具體實施方式
中，柵極210包括多晶碳化娃(多晶娃碳化物，polysilicon carbide)或金屬。在圖2F中，在結構上形成例如由氧化物形成的電介質(zhì)層211并且隨后使用傳統(tǒng)的技術進行平坦化。在圖2G中，至少在器件的有源區(qū)(active area)上實施平坦化的電介質(zhì)層211 (在有源區(qū)(active region))的毪式蝕刻(租式蝕刻,blanket etch),以暴露上外延層205的表面區(qū)域，同時電介質(zhì)層211的部分212保留在凹入式柵極210中。在圖2H中，利用傳統(tǒng)的技術，至少在有源區(qū)中實施毪式傾斜(blanket angled)娃蝕刻(例如,在有源區(qū)的干蝕刻)，以形成具有圓底的V形接觸開口 218。接觸開口 218延伸完全通過上外延層205，從而在每兩個相鄰的溝槽之間形成兩個源極區(qū)214。接觸開口 218伸入且終止于下外延層204的上半部分。在圖21中，頂側導體層220使用傳統(tǒng)技術形成。頂側導體層220包括肖特基勢壘金屬。如圖所示，頂側導體層220填充接觸開口 218，以便沿著源極區(qū)214的傾斜側壁與源極區(qū)214接觸，并且沿著接觸開口 218的底部與下外延層204接觸。由于源極區(qū)214是高摻雜的且下外延層204是低摻雜的，因此頂側導體層220與源極區(qū)214形成歐姆接觸，且與下外延層204形成肖特基接觸。如可以看到的，源極區(qū)214和肖特基接觸對于(關于)溝槽206是自對準的。圖3A-3E是根據(jù)本發(fā)明另一示例性具體實施方式
的簡化橫截面圖，示出了由圖2G-2I所示的工藝步驟的后一部分工藝步驟的替代工藝步驟。因此，在本具體實施方式
中，實施由圖2A-2G所示的相同的工藝步驟，并轉(zhuǎn)到由圖3B所示的步驟(圖3A所示的步驟與圖2G所示的步驟相同)。在圖3B中，上外延層305被深蝕刻，以足夠地暴露電介質(zhì)材料312的 上側壁，用于容納隨后形成的電介質(zhì)間隔體316。在一種具體實施方式
中,第二外延層305被深蝕刻O. 05-0. 5 μ m范圍的量。在圖3C中，使用傳統(tǒng)技術，間隔體316鄰近于已暴露的電介質(zhì)材料312的上側壁而形成。間隔體316是用不同于電介質(zhì)材料312的電介質(zhì)材料制成的。例如，如果電介質(zhì)材料312是由氧化物制成的，則間隔體316可以由氮化物制成。在圖3D中，上外延層305的已暴露表面區(qū)凹入并完全通過外延層305,從而形成伸入下外延層304的接觸開口 318。通過凹入并完全通過上外延層305，僅上外延層305的直接位于間隔體316之下的部分314保留了。部分314形成晶體管的源極區(qū)。如可以看到的，接觸開口 318以及如此形成的源極區(qū)314對于溝槽306是自對準的。在圖3E中，頂側導體層320和底側導體層322使用傳統(tǒng)技術形成。導體層320包括肖特基勢壘金屬。如圖所示，頂側導體層320填充接觸開口 318，以便沿源極區(qū)314的側壁與源極區(qū)314接觸，并且與下外延層304的凹入部分接觸。由于源極區(qū)314是高摻雜的而下外延層304是低摻雜的，因此頂側導體層320與源極區(qū)314形成歐姆接觸，并且與下外延層304形成肖特基接觸。在圖3EE所示的替代具體實施方式
中，在形成頂側導體層之前，電介質(zhì)間隔體316被移除了，從而暴露源極區(qū)314的頂面。頂側導體層321由此沿源極區(qū)314的頂面和側壁進行接觸。從而減小了源極接觸電阻。在上述各具體實施方式
的可替換變型中，使用了已知技術以在形成柵極之前沿各溝槽的底部形成厚底電介質(zhì)(thick bottom dielectric)。厚底部電介質(zhì)降低了米勒電容(miller capacitance)。從此處所述的各具體實施方式
中可以看出，肖特基二極管優(yōu)選地與FET集成于單個單元，在這樣的單元的陣列中多次重復此操作。同樣，肖特基接觸和源極區(qū)對于溝槽是自對準的。另外，肖特基接觸導致了低導通電阻Rdson，從而導致了低導通損失，并且還改善了晶體管的反向恢復特性。在不需要密集單元間距的情況下，還獲得了良好的阻斷能力(阻塞倉泛力，blocking capability) 在圖2A-2I和圖3A-3E所示的示例性工藝步驟中，沒有使用擴散或注入(植入，implantation)。雖然可以用傳統(tǒng)的晶體硅材料來進行這些工藝步驟，但是它們尤其適合于使用另一類型的材料，諸如碳化硅(SiC)、氮化鎵(GaN)、以及砷化鎵(GaAs)，其中，擴散、注入和摻雜劑活化工藝是很難完成和控制的。在這樣的具體實施方式
中，基板、下外延層和上外延層、以及晶體管的其它區(qū)可以包含SiC、GaN、以及GaAs中的一種。另外，在傳統(tǒng)的碳化硅基增強型FET中，反型溝道對導通電阻的貢獻尤其大。相反，對于圖21和圖3E中的積累晶體管的碳化硅具體實施方式
中的積累溝道的導通電阻貢獻相當小。圖4示出了本發(fā)明另一具體實施方式
的橫截面視圖。在圖4中，屏蔽電極424在柵極410之下形成。屏蔽電極424通過屏蔽電介質(zhì)425與下外延層404絕緣，且通過電極間電介質(zhì)(iner-electrode dielectric)427與交疊的柵極410絕緣。屏蔽電極424有助于使米勒電容減小至可以忽略的量，從而劇烈地減小晶體管的開關損耗。盡管沒有在圖4中示出，但屏蔽電極424還電連接至源極區(qū)414，或者連接至地電位，或者根據(jù)設計和性能需求規(guī)定而電連接至其它電位。如果需要的話，可以在各柵極410之下形成偏壓于相同或不同電位的一個以上的屏蔽電極。用于形成這樣的屏蔽電極的一種或多種方法披露在上面所提及的普通轉(zhuǎn)讓(commonly assigned)申請第11/026,276中。而且,在申請第11/026,276號中所披露的其它電荷平衡結構也可以與在此所披露的各具體實施方式
相結合，以進一步改善器件的性能特性。
某些傳統(tǒng)的碳化硅基溝柵晶體管的缺點是柵極氧化物擊穿電壓低。根據(jù)本發(fā)明，通過將肖特基接觸凹入更深地延伸至，例如，大于柵極溝槽深度一半的深度來解決該問題。圖5示出了示例性具體實施方式
，其中，肖特基接觸凹入延伸至與柵極溝槽506近似相同的深度。深肖特基接觸用來將柵極氧化物508與高電場屏蔽，從而改善柵極氧化物的擊穿。這可以從圖7A中看出，該圖示出了兩個SiC基積累FET的模擬結果，其中之一具有較深的肖特基接觸凹入。沿帶有較淺的肖特基接觸凹入的晶體管(右圖)的溝槽的底部出現(xiàn)的電場線在帶有較深的肖特基接觸凹入情況的晶體管(左圖)中消除了。右圖中柵極溝槽之下的電場線反應(反射，reflect) 了從底部到頂部增加的電場。即，最低的電場線對應于最高的電場而最高的電場線對應于最低的電場。深肖特基接觸凹入的另一優(yōu)點是在阻斷狀態(tài)下的晶體管泄漏減少了。這在圖7B的模擬結果中更清楚地示出，其中針對較深的肖特基接觸凹入和較淺的肖特基接觸凹入，繪出了漏極電流對漏極電壓的曲線。正如可以看到的，當漏極電壓從OV增加到200V時，在較淺的肖特基接觸凹入的情況下，漏極電流連續(xù)上升，而對于較深的肖特基接觸凹入來說，漏極電流保持平穩(wěn)。因此，通過將肖特基接觸深深地凹入到外延層504中，晶體管泄漏獲得了實質(zhì)性減小并且獲得了較高的柵極氧化物擊穿。深凹入的肖特基接觸結構(例如，圖5中的)尤其適合于碳化硅基晶體管，這是因為柵極溝槽在外延層中延伸的深度無需像硅基晶體管的一樣。這允許較淺的肖特基接觸凹入(其較易于限定和蝕刻)。然而，對于使用其它類型材料(如Sic、GaN,以及GaAs)的類似結構，可以獲得柵極氧化物擊穿和晶體管泄漏方面的類似改善。圖6示出了圖5結構中積累FET的增強型FET變型。在圖6中，p型本體區(qū)613沿每一溝槽側壁在相應源極區(qū)614的正下方延伸。如圖所示，深接觸開口 618在本體區(qū)613的底面之下延伸，以使在頂側導體層620與N-外延層604之間形成肖特基接觸。與傳統(tǒng)的MOSFET 一樣，當圖6中的MOSFET在導通狀態(tài)時，電流流過沿本體區(qū)613的每一溝槽側壁延伸的溝道。在圖具體實施方式
的變型中，移除了間隔體616，從而頂側導體層620沿其頂面與源極區(qū)614相接觸。
圖8示出了根據(jù)本發(fā)明另一示例性具體實施方式
的帶有間隔體源極區(qū)的積累型FET的橫截面視圖，該間隔體源極區(qū)優(yōu)選地與肖特基二極管集成為單個單元。η型外延層1104在η型基板1102上延伸并與之接觸。柵極溝槽1106伸入外延層1104且終止于此。每一柵極溝槽1106沿其側壁和底面襯有電介質(zhì)層1108，且包括柵極1110以及在柵極1110頂部上的絕緣材料1112。η型材料(例如η型多晶硅)的間隔體源極區(qū)1114在外延層1104之上且位于溝槽1106的每一側的側面。間隔體源極區(qū)1114形成接觸開口 1118，穿 過該開口，頂側導體層1120同時電接觸外延層1104和源極區(qū)1114。頂側導體層1120包括肖特基勢壘金屬。由于外延層1104低摻雜，因此頂側導體層1120與外延層1104形成肖特基接觸。如前述具體實施方式
中的一樣，結構1100中的積累型晶體管不包括其中形成有傳導溝道(conduction channel)的本體區(qū)或阻斷講(在此實例中為P型)。替代地，當積累層沿溝槽側壁形成在外延層1104中時，形成了導電溝道。結構1100中的FET的正常打開(導通)或關閉(截止)取決于溝道區(qū)的摻雜濃度和柵極1110的摻雜類型。當溝道區(qū)完全耗盡且稍微反相時，其關閉。同樣，由于沒有形成反型溝道，因此溝道電阻消除了，從而提高了晶體管的功率處理能力及其效率。另外，由于不是pn本體二極管，因此由pn 二極管在同步整流電路中引起的損耗被消除了。在圖8的具體實施方式
中，結構1100中的FET是垂直的溝-柵積累M0SFET，其中，頂側導體層1120形成源極導體并且底側導體層(未示出)形成漏極導體。在另一具體實施方式
中，基板1102可以是P型以形成積累IGBT。圖9A至圖9H、圖91-1以及圖9J-1示出了根據(jù)本發(fā)明具體實施方式
的不同工藝步驟的橫截面視圖，該工藝步驟用于形成圖8中集成的FET/肖特基二極管結構1100。在圖9A中，η型外延層1204在η型基板1202上使用傳統(tǒng)技術形成?？商鎿Q地，可以使用包括外延層1204的初始晶片。在圖9Β中，使用傳統(tǒng)技術，掩模(未示出)用于限定和蝕刻硅以形成溝槽。在形成溝槽的過程中，可以使用傳統(tǒng)的干蝕刻或濕蝕刻。溝槽1206伸入外延層1204且終止于此。在圖9C中，在結構上生長或沉積電介質(zhì)層1208(例如包含氧化物)，以使溝槽1206的側壁和底部襯有電介質(zhì)層1208。在圖9D中，使用傳統(tǒng)技術沉積多晶硅層1209以填充溝槽1206。多晶硅層1209可以原位摻雜以獲得期望的柵極摻雜型和濃度。在圖9E中，使用傳統(tǒng)技術深蝕刻多晶硅層1209并且在溝槽1206內(nèi)凹入以形成凹入式柵極1210。在圖9F中，電介質(zhì)層1211 (例如包含氧化物)在結構上形成并且隨后使用傳統(tǒng)技術平坦化。在圖9G中，在平坦化的電介質(zhì)層1211(至少在有源區(qū))上實施毯式蝕刻，以暴露外延層1204的表面區(qū)，同時電介質(zhì)層1211的部分1212在柵極1210上保留下來。在圖9H中，外延層1204被深蝕刻，足夠地露出電介質(zhì)材料1212的側壁以容納隨后形成的源極間隔體1214。在圖91-1中，沉積了導電層(例如多晶硅)且隨后使其被深蝕刻以鄰接電介質(zhì)材料1212的露出側壁形成高摻雜源極間隔體1214。在多晶硅用于形成源極間隔體1214的情況下，多晶硅可以原位摻雜以獲得高摻雜源極間隔體。在圖9J-1中，頂側導體層1220用傳統(tǒng)技術形成。導體層1220包括肖特基勢壘金屬。在一種具體實施方式
中，導體層1220包括鈦。如圖所示，源極間隔體1214形成接觸開口 1218，通過該開口，頂側導體層1220接觸外延層1204。導體層1220也接觸源極間隔體1214。由于源極間隔體1214是高摻雜的且外延層1204是低摻雜的，因此頂側導體層1220與源極間隔體1214形成歐姆接觸且與外延層1204形成肖特基接觸。圖91-2和圖9J-2是橫截面視圖，示出了圖91_1和圖9J-1所示步驟的替代工藝步驟，其產(chǎn)生了圖8中結構的變型。與圖91-1的步驟相反(其中多晶硅蝕刻在外延層1204的表面露出時被停止)，在圖91-2所示的步驟中，多晶硅蝕刻連續(xù)以凹入源極間隔體之間的露出的外延層區(qū)。如可以看到的，由于該額外的蝕刻，圖91-2中的源極間隔體1215小于圖91-1中的源極間隔體1214。在圖9J-2中，頂側導體層1221在結構之上用傳統(tǒng)技術形成。頂側導體層1221與源極間隔體1215形成歐姆接觸，并且與外延層1204在區(qū)1219中形成肖特基接觸?？梢钥闯觯ぬ鼗佑|和源極間隔體關于溝槽1406是自對準的。另外，肖特基接觸產(chǎn)生較低的導通電阻Rdson，從而是較低的導通狀態(tài)損失，并且還改善了晶體管的反向恢復特性。并且，在無需緊湊單元間距的情況下獲得了良好的阻斷能力。而且，如結合圖7曲線圖所描述的一樣，圖91-2、圖9J-具體實施方式
的凹入肖特基接觸的進一步優(yōu)點是阻斷狀態(tài)(阻塞狀態(tài)，blocking state)的晶體管泄漏減小了。而且，多晶硅源極間隔體占用 的面積小于傳統(tǒng)擴散源極區(qū)。該優(yōu)點產(chǎn)生了更大的肖特基接觸面積。圖10示出了圖8具體實施方式
的變型的橫截面視圖，其中屏蔽電極1324在柵極1310之下形成。屏蔽電極1324有助于將米勒電容減小至可以忽略的量，從而劇烈地減小晶體管的開關損耗?？梢允蛊帘坞姌O1324電偏壓于與源極間隔體相同的電位，或電偏壓于地電位、或者電偏壓于按設計和性能要求所規(guī)定的其它電位。如果需要的話，偏壓于相同或不同電位的一個以上屏蔽電極可以在各柵極1310之下形成。用于形成這樣的屏蔽電極的一種或多種方法披露在上面所引用的普通轉(zhuǎn)讓申請第11/026，276號中。使用凹入肖特基接觸中的以及使用屏蔽電極中的優(yōu)點可以通過在單個結構組合它們來實現(xiàn)，如圖11和圖12的兩實例所示的那樣。圖11示出了在帶有多晶硅源極間隔體1415的積累型FET中使用凹入肖特基接觸和屏蔽電極。圖12示出了在帶有源極區(qū)1517的積累型FET中使用凹入肖特基和屏蔽電極，其中，該源極區(qū)是使用傳統(tǒng)的擴散方法形成的。圖13示出了圖1具體實施方式
的變型，其中，改變肖特基區(qū)使其合并P型區(qū)1623。P型區(qū)1623可通過在形成頂側導體層1620之前在肖特基區(qū)中注入P型摻雜物來形成。這樣，熟知的合并P-i-N肖特基(Merged P_i_N Schottky) (MPS)結構在相鄰溝槽之間的區(qū)域中形成了。事實上，阻擋結引入到積累晶體管(accumulation transistor)中。如本領域所公知的，MPS結構在阻斷狀態(tài)時減小晶體管的泄漏。圖14示出了使用圖I中的結構的模擬結果。使用了 MEDICI器件模擬器。圖14包括左圖(其中繪出了漏極電流對漏極電壓的曲線)和右圖(其中繪出了柵極電壓對柵極電荷的曲線)。如左圖所示，獲得了 1父10_11/^111的低泄漏電流和高于35￥的^^5，以及如右圖所示，屏蔽電極有助于消除米勒電容。在圖9A-9H、圖91-1、圖9J-1、圖91_2、以及圖9J-2所示的示例性工藝步驟中以及在圖10和圖11的示例性晶體管結構中，沒有使用擴散處理或注入處理。雖然可以用傳統(tǒng)的晶體硅材料來使用這些工藝步驟和結構，但是尤其適合于使用其它類型的材料，諸如碳化硅(SiC)、氮化鎵(GaN)、砷化鎵(GaAs)，在此，擴散、注入和摻雜劑活化處理是難以實現(xiàn)和控制的。在這樣的具體實施方式
中，基板、基板上的外延層、源極區(qū)、以及晶體管的其它區(qū)可以由SiC、GaN和GaAs中的一種制成。而且，在傳統(tǒng)的碳化硅基增強型FET中，反型溝道對導通電阻的貢獻尤其大。相反地，對于圖9J-1、圖9J-2、圖10以及圖11中的積累晶體管的碳化娃具體實施方式
中的累積溝道(積累溝道,accumulated channel)的導通電阻的貢獻基本很低。雖然主要利用積累型FET來描述上述具體實施方式
，但是在增強型FET中也可實現(xiàn)許多上述特征和優(yōu)點。例如，圖2A-2I和圖3A-3E中的工藝步驟可以改變?yōu)樵谛纬缮贤庋訉?05之前在下外延層204中形成P型阱區(qū)。圖9A-9H、圖91-1、圖9J-1和圖9A-9H、圖91-2以及9J-2中的工藝步驟也可改變?yōu)樵谛纬稍礃O間隔體1214和1215之前在外延層1204中形成P型阱區(qū)。為了獲得與肖特基二極管集成在一起的增強型FET而改 變上述結構和工藝步驟具體實施方式
的許多其它方式在閱覽本披露內(nèi)容的情況下對于本領域技術人員而目是顯而易見的。圖15A-15H是根據(jù)本發(fā)明另一具體實施方式
的用于形成溝-柵FET的不同工藝步驟的簡化橫截面視圖。在圖15A中，低摻雜的P型本體區(qū)1704在η型區(qū)1702中用傳統(tǒng)的注入和驅(qū)入(drive)技術形成。在一種具體實施方式
中，η型區(qū)1702包括高摻雜的基板區(qū)，低摻雜的η型外延層形成在該基板區(qū)上。在該具體實施方式
中，本體區(qū)1704在η型外延層中形成。在圖15Β中，包括下電介質(zhì)層1706、中電介質(zhì)層1708、以及上電介質(zhì)層1710的電介質(zhì)堆疊(介電疊層,dielectric stack)形成在本體區(qū)1704上。中電介質(zhì)層需要是不同于上電介質(zhì)層的電介質(zhì)材料。在一種具體實施方式
中，電介質(zhì)堆疊包括氧化物-氮化物-氧化物。如將要看到的，中電介質(zhì)層1708的厚度影響電介質(zhì)帽1720(圖15D)的厚度，該電介質(zhì)帽1720在后來的工藝步驟中形成在柵極上，從而必須仔細選擇中電介質(zhì)層的厚度。下電介質(zhì)層相對薄，以便使在去除下電介質(zhì)層1702的后續(xù)工藝步驟中進行的電介質(zhì)層1720厚度減少最小化。如圖所示，電介質(zhì)堆疊被圖案化且被蝕刻，以限定開口 1712，后來柵極溝槽通過該開口而形成。在圖15C中，實施傳統(tǒng)的硅蝕刻以形成溝槽1703，該溝槽延伸通過本體區(qū)1704且終止于η型區(qū)1702。隨后形成為溝槽側壁和底部加襯的柵極電介質(zhì)層1714，隨后使用傳統(tǒng)技術沉積多晶硅層1716。在圖15D中，多晶硅層1716凹入溝槽中以形成柵極1718。電介質(zhì)層在結構上形成且隨后被深蝕刻，以使電介質(zhì)帽1720在柵極1718正上方保留。氮化物層1708在電介質(zhì)層的深蝕刻過程中用作蝕刻終止(etch stop)或蝕刻終止檢測層。在圖15E中，氮化物層1708使用傳統(tǒng)技術選擇性地被剝離以暴露電介質(zhì)帽1720的側壁。從而底部氧化物層1706保留在本體區(qū)1704的上方，且電介質(zhì)帽1720也原封不動地保留在柵極1718之上。在圖15F中,在器件的有源區(qū)中實施毪式源極注入(blanket source implant),以在本體區(qū)1704中、在溝槽1703的任一側形成高摻雜的η型區(qū)1722。電介質(zhì)間隔體1724(例如，包括氧化物)隨后沿電介質(zhì)帽1720的暴露側壁用傳統(tǒng)的技術形成。注入摻雜劑的活化和驅(qū)入(drive-in)可以在工藝步驟的此階段或稍后階段執(zhí)行。在圖15G中，實施硅蝕刻，以凹入η型區(qū)1722的暴露表面，使其如所示地完全通過η型區(qū)1722并進入本體區(qū)1704。在間隔體1724正下方保留的η型區(qū)1722的部分1726形成器件的源極區(qū)。重本體區(qū)1728隨后在凹入?yún)^(qū)中形成。在一種具體實施方式
中，重本體區(qū)1728使用傳統(tǒng)的技術通過填充帶有P+型硅的被蝕刻硅而形成。從而，重本體區(qū)1728和源極區(qū)1726對于溝槽1703自對準。在圖15H中，電介質(zhì)帽1720和間隔體1724隨后被部分地深蝕刻以暴露源極區(qū)1726的表面區(qū)。蝕刻之后，半球形電介質(zhì)1703保留在柵極1718上。隨后形成頂部導體層1732，以接觸源極區(qū)1726和重本體區(qū)1728。半球形電介質(zhì)1730用來使柵極1718與頂部導體層1732電絕緣。在一種具體實施方式
中，η型區(qū)1702是低摻雜的外延層，其中在該外延層之下延伸有高摻雜的η型基板(未示出)。在該具體實施方式
中，形成背側導體層(未示出)以接觸基板，背側導體層形成器件的漏極端子。這樣形成了帶有自對準源極和重本體區(qū)的溝-柵FET。在可替換具體實施方式
中，厚電介質(zhì)層(例如，包括氧化物)在形成柵極1718之前沿溝槽1703的底部形成。厚底電介質(zhì)的厚度大于柵極電介質(zhì)層1714，且用來減少柵極對漏極的電容，這樣提高了器件的開關速度。在又一具體實施方式
中，屏蔽電極在柵極1718之下形成，類似于圖4和圖10-13所示的那些。
在圖15Α-15Η所示的工藝步驟的又一變型中，在與圖15F相對應的步驟之后，露出的硅表面沒有凹入，且代替的是實施重本體注入和驅(qū)入工藝以形成重本體區(qū)，該重本體區(qū)延伸通過η型區(qū)1722并進入本體區(qū)1704。獲得了類似于圖15G的橫截面視圖，不同之處在于，由于驅(qū)入工藝中的側部擴散的緣故，重本體區(qū)1728在電介質(zhì)間隔體1724下方延伸。電介質(zhì)間隔體1724需要足夠?qū)?，以確保η型區(qū)1722不會在重本體區(qū)的側部擴散過程中被完全消耗掉。這可以通過選擇較厚的中電介質(zhì)層1708來實現(xiàn)。使用電介質(zhì)堆疊來獲得如圖15Α-15Η所示的自對準源極和重本體區(qū)的技術可以在類似地此處所披露的多個工藝具體實施方式
中實施。例如，在圖3Α-3Ε所示的工藝具體實施方式
中，對應于圖3Α-3Β的工藝步驟可以用圖15Β-15Ε所示的工藝步驟來代替，以便獲得如下所述的自對準源極和肖特基接觸。在圖3Α中用于形成溝槽306的掩模用三個電介質(zhì)層的電介質(zhì)堆疊代替，對其進行圖案化及蝕刻以形成開口，通過該開口而形成溝槽(類似于圖15Β和圖15C所示的)。其后，在圖3Β中，當在ONO復合層中的開口被填充以電介質(zhì)帽時(類似于圖MD中的電介質(zhì)帽1720)，去除ONO復合層的頂層氧化物和中間的氮化物層，以露出電介質(zhì)帽的側壁(類似于圖15Ε所示的)。圖3C-3E所示的其余處理步驟保持不變。不再需要為暴露電介質(zhì)312的側壁而在圖3Β中實施的η+外延層305的凹入，并且可以使用更薄的外延層305。通過用圖15Β-15Ε所示的工藝步驟代替與圖9Β_9相對應的工藝步驟，電介質(zhì)堆疊技術也可以以類似于上述的方式在圖9A-9J所示的工藝具體實施方式
中實施。圖16示出了根據(jù)本發(fā)明另一具體實施方式
的具有非平坦頂面(在頂部金屬形成之前)的P溝道溝-柵FET的簡化等比例視圖。本發(fā)明不局限于P溝道FET。本領域技術人員通過閱覽本公開內(nèi)容將會明白如何在η溝道FET或其它類型的功率晶體管中實施本發(fā)明。在圖16中,頂部金屬層1832被剝?nèi)ヒ员┞陡矊訁^(qū)域(底層區(qū)域,underlying region)。類似地，為了說明的目的，從右側的兩個柵極1818的上方部分地去除電介質(zhì)帽1820。如圖所示，低摻雜的η型本體區(qū)1804在低摻雜的P型區(qū)1802上方延伸。在一種具體實施方式
中，P型區(qū)1802是形成于高摻雜P型基板(未示出)上方的外延層，且本體區(qū)1804通過本領域已知的注入和驅(qū)入適當摻雜劑在外延層1802中形成。柵極溝槽1806延伸穿過本體區(qū)1804且終止于P型區(qū)1802。每一柵極溝槽1806襯有柵極電介質(zhì)1805,并且隨后被填充有多晶娃,其相對于相鄰娃臺面區(qū)(mesa region)的頂面是凹入的。電介質(zhì)帽1820在各柵極1818上方垂直地延伸。高摻雜的P型源極區(qū)1826在本體區(qū)1804中相鄰的溝槽之間形成。如圖所示，電介質(zhì)帽1820的頂面處于高于源極區(qū)1826的頂面的平面上，這導致了非平坦頂面。在一種具體實施方式
中，此非平坦性(平面性，planarity)通過凹入電介質(zhì)帽1820之間的硅臺面而獲得。重本體區(qū)1828沿帶狀本體區(qū)1804在相鄰溝槽之間斷續(xù)地形成。頂側金屬層1832在結構上方形成，以同時與源極區(qū)1826和重本體區(qū)1828電接觸。該FET結構的優(yōu)點是,通過沿源極帶(source stripe)斷續(xù)地形成重本體區(qū)而減少了單元間距，從而獲得了高密度的FET。將利用圖17A、圖17B-1和圖17B-2來描述形成圖16的FET的兩種方法。這些圖沒有示出重本體區(qū)，因為這些圖對應于沿圖16的等比例視圖的前面的橫截面視圖。在圖17A中，η型本體區(qū)1904使用傳統(tǒng)的注入和驅(qū)入技術在P型外延層1902中形成。溝槽1906、為溝槽1906加襯的柵極絕緣體1907、以及凹入的多晶硅柵極1918用已知的技術形成。電介質(zhì)層在結構上方形成，隨后被平坦化，并且最終被均勻地深蝕刻直到露出硅表面。位于每一柵極正上方的空間則被填充有電介質(zhì)帽1920。在一種具體實施方式
中，相鄰電介質(zhì)區(qū)1920之間的露出硅臺面表面凹入至介于電介質(zhì)區(qū)1920的頂面和底面之間的深度，接著進行源 極注入以形成P型源極區(qū)。在可替換具體實施方式
中，在凹入硅之前實施源極的形成。重本體區(qū)(未示出)可以在形成源極區(qū)之前或之后形成。圖17Β-1示出了一種變型,其中實施了娃凹入(娃凹陷，silicon recess),以便電介質(zhì)區(qū)1920的上側壁變得暴露(即，源極區(qū)1926具有平坦的頂面)。圖17B-2示出了另一變型，其中實施了硅凹入，以便相鄰溝槽之間的源極區(qū)的頂面為弓形(碗形，bowl-shaped)從而電介質(zhì)區(qū)1920的側壁不暴露。在一種具體實施方式
中，這可以通過實施各向異性娃蝕刻來實現(xiàn)。圖17B-2變型的優(yōu)點在于提供了較大的源極表面區(qū)來與頂部導體層1935接觸，從而減小了源極接觸電阻。并且，通過沿源極帶斷續(xù)地形成重本體區(qū)而獲得了更緊湊的單元間距，由此獲得了高密度的FET。圖18是簡化橫截面，其示出了用于獲得帶有自對準重本體區(qū)和源極區(qū)的高度緊湊的溝-柵FET的技術。在圖18中，其中帶有柵極2012的柵極溝槽延伸穿過P-阱區(qū)2004并終止于η型漂移區(qū)2000。在一種具體實施方式
中，η型漂移區(qū)2000是形成于高摻雜η型基板(未示出)上方的外延層。每一柵極溝槽包括柵極2012上的電介質(zhì)帽2014。如圖所示，兩溝槽之間的臺面區(qū)是凹入的，使得硅凹入具有傾斜的外壁，該外壁從電介質(zhì)帽2014的頂部附近延伸到臺面槽的底部。如垂直于臺面槽底表面延伸的實線箭頭2019所指示的，高摻雜P型重本體區(qū)2016通過以O度角實施摻雜劑(例如，BF2)的毪式注入(blanket implant)而形成。在設定O度角的重本體注入的情況下，各溝槽側壁的相對的斜面及臺面槽的與其非常接近的外壁以及精心選擇的注入摻雜劑類型和注入變量(諸如注入能量)，保證了被注入摻雜劑不會到達沿溝槽側壁在阱區(qū)2004中延伸的溝道區(qū)。如兩個成角的虛線箭頭2018所指示的，實施η型摻雜劑的兩路成角的毯式注入，以沿各臺面槽的傾斜側壁形成源極區(qū)2020。如圖所示，溝槽的上拐角阻礙了源極注入進入重本體區(qū)的中心部分?？梢钥闯?，在重本體區(qū)注入或雙流傾斜源極注入過程中都沒有使用掩模。事實上，臺面槽形成了能夠形成自對準重本體區(qū)和源極區(qū)的自然掩模。
自對準重本體區(qū)和源極區(qū)使單元間距顯著地減小了，結果產(chǎn)生了高密度的單元結構，其繼而有助于減小晶體管的導通電阻。而且，自對準重本體區(qū)有助于改善未鉗位感應開關(unclamped inductive switching,UIL)的耐久性(ruggedness)。并且，以自對準方式形成源極區(qū)和重本體區(qū)減少了掩模數(shù)量，從而降低了制造成本，同時簡化了工藝步驟并提高制造產(chǎn)率。另外，源極區(qū)和重本體區(qū)的具體輪廓(profile)的好處在于(i)臺面槽的傾斜外壁提供了大的源極表面區(qū)，其有助于減小源極接觸電阻，以及(ii)重本體區(qū)交疊在源極區(qū)之下，其有助于提高晶體管的UIL耐久性。而且，可以看出，圖18所示的技術適合于許多厚底電介質(zhì)工藝，且其自身很好地適用于LOCOS (硅的局部氧化)工藝。圖18A-18I、圖 19A-19H、圖 20A-20G、圖 21A-21H、以及圖 22A-22F 示出了各種工藝步驟，其中，圖18所示的技術用于形成具有自對準特性的各種FET。具有圖18中所描述的和所實施的技術的許多其它工藝步驟或在此所披露的那些的變型對于本領域技術人員來說在閱覽本公開內(nèi)容的情況下是可以預見的。圖18A-18I示出了根據(jù)本發(fā)明另一具體實施方式
的用于形成具有自對準源極和重本體區(qū)的溝-柵FET的不同工藝步驟的橫截面視圖。在圖18A中，傳統(tǒng)的硅蝕刻和LOCOS 工藝用于在終止區(qū)(termination region)形成絕緣-填充溝槽2001。焊盤氧化物層(未示出)和氮化物層(未示出)首先在η型硅區(qū)2000上形成。隨后使用第一掩模在端子區(qū)限定硅區(qū)2000的待去除硅的部分。氮化物層、焊盤氧化物以及下面的硅區(qū)通過第一掩模而去除，以在端子區(qū)形成溝槽2001。隨后實施局部氧化，以用絕緣材料2002填充溝槽2001。雖然未示出，但起始材料可以包括其上形成(例如，外延地形成)有η型區(qū)2000的高摻雜η型基板。在圖18Β中，實施毯式阱注入和驅(qū)入，以便在硅區(qū)2000上形成P型阱區(qū)2004?？商鎿Q地，所注入的雜質(zhì)可以在工藝的后面階段驅(qū)入。在圖18C中，實施第二掩模步驟，以限定和蝕刻溝槽2006，該溝槽延伸穿過阱區(qū)2004并終止于硅區(qū)2000內(nèi)。溝槽2006的底部填充有絕緣材料，例如通過沉積高密度等離子體(HDP)氧化物，并且隨后蝕刻所沉積的HDP氧化物，以形成厚底氧化物2008。在圖18D中，柵極絕緣層2010沿包括溝槽側壁的所有表面區(qū)形成。隨后沉積多晶硅并進行摻雜(例如，原位摻雜)。使用第三掩模來限定和蝕刻多晶硅，以在有源區(qū)中形成凹入式柵極2012Α、并形成終止溝槽柵極(termination trench gate) 2012B和表面柵極2012C。在圖18E中，電介質(zhì)層在結構上形成。接著使用第四掩模來限定有源區(qū)的部分和在終止區(qū)的開口 2015，在此處，電介質(zhì)層將會被深蝕刻。通過掩模開口蝕刻電介質(zhì)層，直到觸及硅。從而，在有源區(qū)，位于各柵極2012A正上方的空間保留為被填充有電介質(zhì)材料2014A，同時開口 2015在終止區(qū)形成。如可以看到的，有源區(qū)中阱區(qū)2004B以及終止區(qū)的阱區(qū)2004A的表面被暴露。在圖18F中，實施硅蝕刻步驟以使有源區(qū)和終止區(qū)中所暴露的硅表面區(qū)凹入?；竟蔚墓璞砻嬖谟性磪^(qū)的相鄰溝槽之間的阱區(qū)2004B中以及在終止區(qū)的阱區(qū)2004A中形成。接著，實施O度重本體注入(例如，BF2)，以在有源區(qū)的阱區(qū)2004B中形成P型重本體區(qū)2016B，以及在終止區(qū)的阱區(qū)2004A中形成重本體區(qū)2016A。源極區(qū)2020如箭頭2018所示隨后利用兩路成角源極注入而形成。在雙流傾斜注入(兩路成角注入，two-pass angledimplant)中，η型雜質(zhì)以如下角度注入，S卩，溝槽的上拐角阻止重本體區(qū)的中心部分2016B接收注入。源極區(qū)2020因而接近溝槽地立即形成，同時重本體區(qū)的中心部分2016B如圖所示原封不動地保留著。由于開口 2015(圖18E)的縱橫比和兩路源極注入的角度的緣故，終止阱區(qū)2004A沒有接收到源極注入。在圖18G中，實施注入活化步驟以將注入的摻雜劑驅(qū)入。隨后使用第五掩模來限定和蝕刻絕緣層2014C，以形成柵極接觸開口 2019。在圖18H中，導體層(例如，包括金屬)隨后在結構上形成。使用第六掩模來限定和蝕刻導體層，以便使源極導體2021A與柵極導體2021B絕緣。在圖181中，沉積鈍化層。隨后使用第七掩模來蝕刻部分鈍化層，從而限定將形成引線接合觸點的源極區(qū)和柵極區(qū)。在不需要鈍化層的具體實施方式
中，可省略相應的掩模和工藝步驟。可以看出，在形成重本體區(qū)2016B和源極區(qū)2020的過程中沒有使用掩模。同樣，重本體區(qū)和源極區(qū)都與溝槽邊緣是自對準的。而且，重本體區(qū)2016B疊置在源極區(qū)2020之下，但沒有延伸到溝道區(qū)中。從而獲得了緊湊的單元間距以及異常彈回(快反向，snapback)和UIL耐久性。小的單元間距有助于獲得較低的Rdson。同樣，由于源極區(qū)2020沿阱區(qū)2004B的外彎曲表面形成，因此獲得了較大的源極接觸面積，從而獲得了較低的源極接觸電阻。另 夕卜，簡單工藝步驟使用了數(shù)量減少的掩模步驟，適于許多厚底氧化物(TBO)處理模塊，并且其自身很好地適用于形成TBO的LOCOS方法。圖18A-18I的橫截面僅示出了示例性工藝步驟和示例性終止結構。該工藝步驟可以以各種方式優(yōu)化以便進一步減少掩模數(shù)量并且實現(xiàn)不同的終止結構，其包括下面所描述的圖19A-19H、圖20A-20G、圖21A-21H、以及圖22A-22F中的工藝步驟所圖解說明的那些。圖19A-19H是工藝步驟的橫截面視圖，其中，形成有溝槽的多晶硅來代替表面多晶硅，與圖18A-18I的工藝步驟相比，該有溝槽的多晶硅使掩模的數(shù)量減少了一個。與圖19A-19C對應的工藝步驟類似于圖18A-18C所對應的那些，因而將不作解釋。在圖19D中，形成柵極絕緣體2110并且隨后沉積多晶硅并進行摻雜。對沉積的多晶硅進行毯式蝕刻，以使在溝槽中保留了凹入式柵極2112。這里，前述具體實施方式
的圖18D中的柵極掩模被省略了。在圖19E中，實施類似于圖18E中的工藝步驟順序的工藝步驟，以使位于各柵極2112正上方的空間被填充電介質(zhì)材料2114A，同時開口 2115在電介質(zhì)層中在終止P-阱2014A上形成。在圖19F中，實施類似圖18F中工藝步驟順序的工藝步驟，以形成自對準重本體區(qū)2116A和2116B和自對準源極區(qū)2120。在圖19G中，使用柵極接觸掩模(第四掩模)而在電介質(zhì)層中在遠離的左柵極溝槽上限定和蝕刻柵極接觸開口 2113，接著進行注入摻雜劑的活化。柵極接觸開口 2113提供通向有溝槽的多晶硅柵極的電通道(electrical)，所述有溝槽的多晶硅柵極沿圖19G中未示出的第三維度互連。在可替換具體實施方式
中，允許終止P-阱2104A漂移，由此省去了對終止源極導體2121A的需要。在圖19H中，沉積導體層(例如，包括金屬)，接著是掩模步驟(第五)，以限定源極導體部分2121A并使源極導體部分2121A與柵極導體部分2121B絕緣?？梢钥闯?，在圖19A-19H所示的工藝中僅使用了五個掩模。直接位于柵極導體層和源極導體層下方的薄層是可選的勢壘金屬。圖20A-20G是另一工藝步驟的橫截面視圖，該工藝步驟與圖18A-18I所示的工藝相比使用的掩模較少。圖20A-20D所對應的工藝步驟類似于圖18A-18D所對應的工藝步驟，因此將不作解釋。圖20E所對應的工藝步驟類似于圖18E所對應的工藝步驟，所不同的是，使用第四掩模在終止電介質(zhì)層中在表面多晶硅2212C上形成額外的開口 2217。圖20F所對應的工藝步驟類似于圖18F所對應的工藝步驟。然而，由于表面多晶硅2212C上的開口2217 (在圖20E中)的緣故，用于凹入暴露的臺面的硅蝕刻也蝕刻了表面多晶硅2212C的已暴露部分，從而產(chǎn)生開口 2218。表面多晶硅的側壁則通過接觸開口 2218而變得暴露。根據(jù)有源區(qū)中臺面槽的深度和表面多晶硅2212C的厚度，臺面槽蝕刻可以完全蝕刻并穿過表面多晶硅2212C或沿開口 2218的底部留下多晶硅的薄層。在一種具體實施方式
中，形成開口 2218，以致它的縱橫比使兩個成角的源極注入2218到達表面多晶硅部分2213A和2213B的側壁。這有利地使后來形成的柵極導體層2221B(圖20G)與表面多晶硅部分2213A和2213B之間的接觸電阻最小化。除了圖20G的工藝步驟包括對注入?yún)^(qū)的活化以外，圖20G所對應的工藝步驟類似于圖18H所對應的工藝步驟。同樣，不像圖18H(其中柵極導體2021B接觸多晶硅2012C的頂面)，圖20G中的柵極導體2221B通過開口 2218接觸表面多晶硅的側壁。如果在圖20F中的硅凹入步驟之后表面多晶硅2212C沒有完全蝕穿(B卩，它的一部分沿開口 2218的底部保留著)，那么柵極導體2021B將同樣接觸開口 2218中留下的多晶硅的表面區(qū)。 在圖20G中，直接位于源極導體層和柵極導體層之下的薄層是可選的勢壘金屬。該具體實施方式
的優(yōu)點在于，類似于圖19A-19H的具體實施方式
，在形成頂側導體的整個步驟中僅使用五個掩模，而且還通過省掉包圍周邊柵極導體層2121B(圖19H)的源極導體層2121A(圖19H)而保存了表面區(qū)。圖21A-21H是不同工藝步驟的橫截面視圖，該工藝步驟用于形成類似于圖18A-18I所示的工藝得到的溝-柵FET的溝-柵FET，不同之處在于，肖特基二極管與FET集成。圖21A所對應的工藝步驟類似于圖18A所對應的工藝步驟，因而將不再解釋。在圖21B中，使用p-講屏蔽掩模(blocking mask)(第二掩模)來注入和驅(qū)入p型雜質(zhì)，以在η型硅區(qū)2300中形成阱區(qū)2304?？商鎿Q地，所注入的雜質(zhì)可在工藝步驟的稍后階段被驅(qū)入推阱。P-阱屏蔽掩模阻止P型雜質(zhì)被注入到硅區(qū)2300的(如所示)形成肖特基區(qū)的部分2303 中。在圖21C和圖21D中，實施類似于圖18C和圖18D的一批工藝步驟，因此將不再描述。在圖21Ε中，實施與圖18Ε相類似的工藝步驟，但是還實施接觸掩模(第五)和電介質(zhì)平坦化步驟，以使絕緣層的部分2314D保留在肖特基區(qū)2303上，以防止該區(qū)域在稍后的源極和重本體注入步驟(圖21F)過程中接收摻雜劑。圖21F所對應的工藝步驟類似于圖18F所對應的工藝步驟，因此將不再描述。在圖21G中，實施注入活化步驟以驅(qū)入被注入的摻雜劑。隨后使用第六掩模，以在肖特基區(qū)2303上限定和蝕刻絕緣區(qū)2314D并且在表面柵極2312C上形成柵極接觸開口2319。圖21Η所對應的工藝步驟與圖18Η所對應的相同，不同之處在于，在與源極和重本體區(qū)相接觸之外，源極導體2321Α還與肖特基區(qū)2303相接觸，以與硅區(qū)2300形成肖特基接觸，該硅區(qū)例如使用硅化鈦作為勢壘金屬。這樣就形成了具有集成肖特基二極管的溝-柵FET。雖然圖21Α-21Η示出了如何利用圖18Α-18Ι所示的工藝步驟集成肖特基二極管，但是可以類似地改變圖19Α-19Η、圖20A-20G、圖21Α-21Η、圖22A-22F、圖23Α-23Ι、以及圖24A-24I各自所示的工藝步驟以集成肖特基二極管。圖22A-22F是根據(jù)具體實施方式
的用于形成溝_柵FET的另一工藝步驟的橫截面視圖，其中，在頂側源極和柵極導體的整個形成過程中的掩模數(shù)量減少至四個。在圖22A中，焊盤氧化物層(未示出)形成于η型硅區(qū)2400上。P型傳導性的摻雜劑被注入并驅(qū)入(推阱)，以在η型硅區(qū)2400中形成P-阱區(qū)2404。可替換地，所注入的雜質(zhì)可以在工藝步驟的稍后階段被驅(qū)入。使用第一掩模以在有源區(qū)限定 和蝕刻溝槽2406并且在終止區(qū)限定和蝕刻寬溝槽2401。隨后，使用LOCOS厚底氧化物(TBO)工藝沿有源溝槽2406和寬終止溝槽(termination trench) 2401兩者的底部以及相鄰溝槽之間娃臺面(silicon mesa)的頂面上形成絕緣材料2402的層。圖22C所對應的工藝步驟類似于圖20D所對應的工藝步驟，然而，在圖22C中，代替圖20D中形成平坦的表面多晶硅2212C的是，多晶硅2412C在終止p-阱2204A上延伸并且下降到寬溝槽2401中。圖22D、圖22E和圖22F各自所對應的工藝步驟分別類似于圖20E、圖20F、和圖20G各自所對應的工藝步驟，因而將不再描述。如在圖22F中可以看到的，柵極導體2421B與終止區(qū)寬溝槽內(nèi)的柵極2412D的側壁接觸。如在圖20A-20G具體實施方式
中的一樣，如果在圖22E的硅凹入步驟之后，終止多晶硅2412C沒有完全蝕穿(S卩，它的一部分沿多晶硅2412C的開口 2218的底部保留)，那么柵極導體2021B也將接觸開口 2218中的殘留多晶硅的頂面區(qū)?？偣彩褂昧怂膫€掩模，其與鈍化焊盤掩模一起(例如，像在圖181所對應的工藝步驟中所確定的一樣)合計5個掩模。圖23A-231是根據(jù)本發(fā)明又一具體實施方式
的用于形成具有自對準特征的溝_柵FET的不同工藝步驟的橫截面視圖。圖23A-23D所對應的工藝步驟類似于圖18A-18D所對應的那些，因此將不再描述。在圖23E中，電介質(zhì)層在結構上形成。隨后，使用第四掩模來覆蓋終止區(qū)，這是因為在有源區(qū)中實施電介質(zhì)的平坦化蝕刻以使電介質(zhì)帽2514A保留在各溝槽柵極2512A上。在圖23F中，實施臺面槽蝕刻，以使P型阱區(qū)2504B凹入電介質(zhì)帽2514A的頂面之下，從而電介質(zhì)帽2514A的上側壁變得暴露。隨后實施摻雜劑(例如砷)的毯式注入，以在相鄰溝槽之間的阱區(qū)2504B中形成η+區(qū)2517。隨后，使用傳統(tǒng)技術在η+區(qū)2517上沿電介質(zhì)帽2514Α的露出側壁形成氮化物間隔體2518。在圖23G中，使相鄰間隔體2518之間所暴露的硅臺面凹入到阱區(qū)2504Β內(nèi)的深度。硅凹入去除了 η+區(qū)2517的中間部分(圖23F)，留下了 η+區(qū)2517的在完整的間隔體2518正下方延伸的外部2520。部分2520形成晶體管的源極區(qū)。隨后，注入P型雜質(zhì)摻雜劑，以形成重本體區(qū)2516。在圖23Η中，使用傳統(tǒng)技術去除氮化物間隔體2518。隨后，在終止區(qū)使用第五掩模，以在電介質(zhì)區(qū)2514Β中產(chǎn)生開口 2515和2519。在圖231中，源極導體和柵極導體以類似于圖181中的方式形成。這樣總計使用了六個掩模。該工藝步驟尤其適合于形成具有寬間距本體的溝柵FET。而且，該工藝步驟有利地產(chǎn)生對于溝槽來說是自對準的源極區(qū)和重本體區(qū)的形成。圖24Α-24Ι是根據(jù)本發(fā)明又一具體實施方式
的用于形成溝-柵FET的不同工藝步驟的橫截面視圖。圖24A-24D所對應的工藝步驟類似于圖19A-19D所對應的那些，因此將不再描述。在圖24Ε中，電介質(zhì)層形成在結構上。隨后，使用第三掩模來覆蓋終止區(qū)，這是因為在有源區(qū)中實施電介質(zhì)平坦化蝕刻，以便在各溝槽柵極2612上形成電介質(zhì)帽2614Α。圖24F和圖24G所對應的工藝步驟分別類似于圖23F和圖23G所對應的那些，因此將不再描述。在圖24H中，使用傳統(tǒng)技術來去除氮化物間隔體2618。隨后在終止區(qū)中使用第四掩模，以在電介質(zhì)區(qū)2614B(圖24G)中產(chǎn)生開口 2615。在圖241中，金屬層在結構上形成，并且使用第五掩模來限定源極導體2621A和柵極導體2621B。如圖所示，源極導體2621A沿其頂面和側壁與重本體區(qū)2616和源極區(qū)2620相接觸。終止阱區(qū)2604B電漂移。可替換地，阱區(qū)2604B可通過沿進入紙面的方向所進行的電接觸而偏壓。與圖23A-23I所表示的具體實施方式
類似，本具體實施方式
適合于形成具有寬間距本體的溝柵FET，并且本具體實施方式
具有相對于溝槽是自對準的源極和重本體區(qū)。然而，有利地，本具體實施方式
需要比圖23A-23I具體實施方式
所需要的掩模少一個的掩模。雖然由圖18A-18I、圖 19A-19H、圖 20A-20G、圖 21A-21H、圖 22A-22F、圖 23A-23I、以及圖24A-24I所表示的各工藝步驟是以單個柵極溝槽結構為背景示出的，但對于本領域 技術人員而言在閱讀本公開內(nèi)容的情況下，對這些工藝步驟進行修改以包括柵極之下的屏蔽電極(類似于圖10中的屏蔽柵極1324)將是顯而易見的。本發(fā)明的各種結構和方法可以與上面所參照的普通轉(zhuǎn)讓申請第11/026,276號中所披露的一種或多種大量電荷擴散技術結合，以獲得更低的導通電阻、更高的阻斷能力和更高的效率。不同具體實施方式
的橫截面視圖可以不按規(guī)定比例，并且同樣地并不意味著在相應結構布圖設計中限制可能的變型。并且，各種晶體管可以在開放單元結構(例如，帶)中或封閉單元結構(例如，六邊形或方形單元)中形成。雖然以上示出和描述了大量的具體具體實施方式
，但本發(fā)明的具體實施方式
不限于此。例如，應當理解，在不背離本發(fā)明的情況下，已示出和描述的結構的摻雜極性可以反向，和/或各要素(element)的摻雜濃度可以改變。作為另一實例，上述的各種示例性的積累型和增強型垂直晶體管(縱向晶體管)具有終止于漂移區(qū)(在基板上延伸的低摻雜的外延層)的溝槽，但是它們也可以終止于高摻雜的基板。同樣，在不背離本發(fā)明的范圍的情況下，本發(fā)明的一個或多個具體實施方式
的特征可以與本發(fā)明其它具體實施方式
的一個或多個特征組合。由于這樣和那樣的原因，因此，以上描述不應該理解為限制本發(fā)明的范圍，本發(fā)明的范圍由所附權利要求所限定。
權利要求
1.一種結構，包括單片集成溝槽FET和肖特基二極管，所述結構進一步包括 外延層，布置在基板上； 柵極溝槽，延伸到所述外延層內(nèi)并終止于此，所述柵極溝槽具有布置在其內(nèi)的凹入式柵極以及布置在所述凹入式柵極上的電介質(zhì)材料； 源極區(qū)，位于所述柵極溝槽的側面； 接觸開口，延伸到所述外延層中；以及 導體層，布置在所述接觸開口中并且電接觸所述源極區(qū)和所述外延層，所述導體層與所述外延層形成肖特基接觸。
2.根據(jù)權利要求I所述的結構，其中，所述外延層和所述源極區(qū)包括碳化硅、氮化鎵和砷化鎵中的至少一種。
3.根據(jù)權利要求I所述的結構，其中，所述源極區(qū)的頂表面位于所述介電材料的頂表面之下。
4.根據(jù)權利要求I所述的結構，其中，所述接觸開口延伸到所述外延層內(nèi)的深度大于所述柵極溝槽的深度的一半。
5.根據(jù)權利要求I所述的結構，進一步包括位于所述源極區(qū)和所述導體層之間的電介質(zhì)間隔體。
6.根據(jù)權利要求I所述的結構，其中，所述導體層沿所述源極區(qū)的頂面和側壁電接觸所述源極區(qū)。
7.根據(jù)權利要求I所述的結構，進一步包括 柵極電介質(zhì)，為所述柵極溝槽的側壁加襯；以及 厚底電介質(zhì)，布置在所述柵極溝槽的底部上并且布置在所述凹入式柵極之下，所述厚底電介質(zhì)的厚度大于所述柵極電介質(zhì)的厚度。
8.根據(jù)權利要求I所述的結構，進一步包括 布置在所述凹入式柵極下面的屏蔽電極，所述凹入式柵極和所述屏蔽電極之間具有內(nèi)電極電介質(zhì)層；以及 屏蔽電介質(zhì)，使所述屏蔽電極與所述外延層絕緣。
9.一種形成單片集成溝槽FET和肖特基二極管的方法，包括 形成柵極溝槽，所述柵極溝槽延伸穿過上半導體區(qū)并以一深度終止于下半導體區(qū)中，所述下半導體區(qū)具有的摻雜濃度低于所述上半導體區(qū)； 在所述柵極溝槽中形成凹入式柵極； 在所述凹入式柵極上布置電介質(zhì)材料； 使所述上半導體區(qū)凹入以暴露所述凹入式柵極上的所述電介質(zhì)材料的上側壁； 沿所述電介質(zhì)材料的所述暴露的上側壁形成電介質(zhì)間隔體，以使開口形成； 通過所述開口使所述上半導體區(qū)和下半導體區(qū)凹入，使得保留所述上半導體區(qū)的位于所述電介質(zhì)間隔體正下方的部分； 在所述上半導體區(qū)的所述部分中形成源極區(qū)；以及 形成導體層，所述導體層接觸所述源極區(qū)和所述下半導體區(qū)，所述導體層與所述下半導體區(qū)形成肖特基接觸。
10.根據(jù)權利要求9所述的方法，其中，所述肖特基接觸在大于所述柵極溝槽的所述深度的一半的深度處形成。
11.根據(jù)權利要求9所述的方法，其中，所述上半導體區(qū)和下半導體區(qū)包括硅、碳化硅、氮化鎵、以及砷化鎵中的至少一種。
12.根據(jù)權利要求9所述的方法，其中，所述下半導體區(qū)和上半導體區(qū)在基板上外延地形成，所述基板以及所述上半導體區(qū)和下半導體區(qū)是相同傳導型的，所述下半導體區(qū)具有的摻雜濃度低于所述基板。
13.根據(jù)權利要求9所述的方法，進一步包括在形成所述導體層之前去除所述電介質(zhì)間隔體，以使所述導體層接觸所述源極區(qū)的頂面。
14.根據(jù)權利要求9所述的方法，進一步包括 在形成所述凹入式柵極之前，沿所述柵極溝槽的底部形成厚底電介質(zhì)；以及在形成所述凹入式柵極之前，形成為所述柵極溝槽的側壁加襯的柵極電介質(zhì)，所述厚底電介質(zhì)具有的厚度大于所述柵極電介質(zhì)的厚度。
15.根據(jù)權利要求9所述的方法，進一步包括 在形成所述凹入式柵極之前，在所述柵極溝槽的底部中形成屏蔽電極；以及 在形成所述凹入式柵極之前，在所述屏蔽電極上形成電介質(zhì)層。
16.一種結構，包括單片集成溝槽FET和肖特基二極管，所述結構進一步包括 柵極溝槽，延伸到第一傳導型的半導體區(qū)內(nèi)，所述柵極溝槽內(nèi)具有凹入式柵極，在所述凹入式柵極上設置有電介質(zhì)材料； 第一傳導型源極區(qū)，布置于所述柵極溝槽的側面上，所述源極區(qū)具有上表面，所述上表面相對于布置在所述凹入式柵極上的所述電介質(zhì)材料的上表面是凹入的； 第二傳導型本體區(qū)，沿所述柵極溝槽的側壁在所述源極區(qū)與所述半導體區(qū)之間延伸； 接觸開口，延伸到所述半導體區(qū)內(nèi)；以及 導體層，布置在所述接觸開口中，并且電接觸所述源極區(qū)、所述本體區(qū)以及所述半導體區(qū)，所述導體層與所述半導體區(qū)的至少一部分形成肖特基接觸。
17.根據(jù)權利要求16所述的結構，其中，所述接觸開口延伸至所述本體區(qū)的底面以下的深度。
18.根據(jù)權利要求16所述的結構，進一步包括在所述源極區(qū)與所述導體層之間的電介質(zhì)間隔體。
19.根據(jù)權利要求16所述的結構，其中，所述導體層沿所述源極區(qū)的頂面和側壁電接觸所述源極區(qū)。
20.根據(jù)權利要求19所述的結構，其中，進一步包括 柵極電介質(zhì)，為所述柵極溝槽的側壁加襯；以及 厚底電介質(zhì)，布置在所述凹入式柵極下面的所述柵極溝槽的底部，所述厚底電介質(zhì)厚于所述柵極電介質(zhì)。
21.根據(jù)權利要求19所述的結構，其中，進一步包括 布置在所述凹入式柵極下面的屏蔽電極，所述凹入式柵極和所述屏蔽電極之間具有內(nèi)電極電介質(zhì)層；以及 屏蔽電介質(zhì)，使所述屏蔽電極與所述半導體區(qū)絕緣。
22.—種結構,包括柵極溝槽，延伸到半導體區(qū)內(nèi)，所述柵極溝槽具有布置其內(nèi)的柵極，在所述柵極上具有電介質(zhì)材料； 半導體源極間隔體，布置于所述柵極溝槽的側面上，以使位于所述柵極溝槽之間的半導體源極間隔體形成接觸開口的至少一部分；以及 導體層，布置在所述接觸開口中，并且接觸所述半導體源極間隔體和所述半導體區(qū)，所述導體層與所述半導體區(qū)形成肖特基接觸。
23.根據(jù)權利要求22所述的結構，其中，所述接觸開口延伸到所述半導體區(qū)內(nèi)，以使所述肖特基接觸在所述半導體源極間隔體之下形成。
24.根據(jù)權利要求22所述的結構，進一步包括 通過所述接觸開口與所述導體層接觸的區(qū)域，所述區(qū)域具有與所述半導體區(qū)的傳導型相反的傳導型。
25.根據(jù)權利要求22所述的結構，其中，所述半導體區(qū)包括硅、碳化硅、氮化鎵、以及砷化鎵中的至少一種。
26.根據(jù)權利要求22所述的結構，其中，所述半導體源極間隔體包括多晶硅和多晶碳化硅中的至少一種。
27.根據(jù)權利要求22所述的結構，其中，所述柵極溝槽與積累場效應晶體管相關，并且所述半導體區(qū)是在所述半導體源極間隔體和基板之間延伸的外延層，所述外延層、所述半導體源極間隔體以及所述基板是相同傳導型的，所述外延層具有的摻雜濃度低于所述基板。
28.根據(jù)權利要求22所述的結構，進一步包括 厚底電介質(zhì)，布置在所述柵極溝槽的底部中的柵極之下； 柵極電介質(zhì)，為所述柵極溝槽的側壁加襯，所述厚底電介質(zhì)具有的厚度大于所述柵極電介質(zhì)的厚度。
29.根據(jù)權利要求22所述的結構，其中，所述柵極是凹入式柵極，所述結構進一步包括 布置在所述柵極溝槽的底部中的所述凹入式柵極之下的屏蔽電極，所述屏蔽電極通過介電質(zhì)層與所述凹入式柵極絕緣并且通過屏蔽電介質(zhì)層而與所述半導體區(qū)絕緣。
30.一種形成單片集成溝槽FET和肖特基二極管的方法，所述方法包括 形成延伸到半導體區(qū)內(nèi)的柵極溝槽，所述柵極溝槽具有設置其內(nèi)的柵極，在所述柵極上設置有電介質(zhì)材料； 使所述半導體區(qū)凹入以暴露所述柵極上的所述電介質(zhì)材料的側壁； 沿所述電介質(zhì)材料的所述暴露的側壁形成半導體源極間隔體，以形成接觸開口 ；以及 形成頂側導體層，所述頂側導體層通過所述接觸開口接觸所述半導體區(qū)并且接觸所述半導體源極間隔體，所述頂側導體層與所述半導體區(qū)形成肖特基接觸。
31.根據(jù)權利要求30所述的方法，其中，形成所述半導體源極間隔體包括 在所述柵極溝槽和所述半導體區(qū)上形成多晶硅層；以及實施間隔體蝕刻，以形成位于所述柵極溝槽側面的多晶硅間隔體。
32.根據(jù)權利要求31所述的方法，其中，所述間隔體蝕刻在所述半導體區(qū)中形成凹入，以使所述肖特基接觸在所述多晶硅間隔體之下形成。
33.根據(jù)權利要求30所述的方法，其中，所述半導體區(qū)包括硅、碳化硅、氮化硅、以及砷化鎵中的至少一種。
34.根據(jù)權利要求30所述的方法，其中，所述半導體源極間隔體包括多晶硅和多晶碳化硅中的至少一種。
35.根據(jù)權利要求30所述的方法，其中，所述半導體區(qū)在基板上外延地形成，所述基板和所述半導體區(qū)是相同傳導型的。
36.根據(jù)權利要求30所述的方法，進一步包括 在形成所述柵極之前，沿所述柵極溝槽的底部形成厚底電介質(zhì)；以及 在形成所述柵極之前，形成為所述柵極溝槽的側壁加襯的柵極電介質(zhì)，所述厚底電介質(zhì)具有的厚度大于所述柵極電介質(zhì)的厚度。
37.根據(jù)權利要求30所述的方法，進一步包括 在形成所述柵極之前，沿所述柵極溝槽的底部形成屏蔽電極；以及 在形成所述柵極之前，在所述屏蔽電極之上形成電介質(zhì)層。
38.一種結構，包括單片集成溝槽FET和肖特基二極管，所述結構進一步包括 延伸到第一傳導型的半導體區(qū)中的柵極溝槽； 所述第一傳導型的源極區(qū)，布置在所述柵極溝槽的側面上； 布置在所述柵極溝槽的底部中的屏蔽電極，所述屏蔽電極通過屏蔽電介質(zhì)層與所述半導體區(qū)絕緣； 在所述柵極溝槽中的所述屏蔽電極之上布置的柵極，所述柵極和所述屏蔽電極之間具有內(nèi)電極電介質(zhì)層； 在所述柵極之上的電介質(zhì)帽；以及 導體層，所述導體層接觸所述源極區(qū)和所述半導體區(qū)，以使所述導體層與所述半導體區(qū)形成肖特基接觸。
39.根據(jù)權利要求38所述的結構，其中，所述半導體區(qū)和所述源極區(qū)包括硅、碳化硅、氮化鎵、以及砷化鎵中的至少一種。
40.根據(jù)權利要求38所述的結構，其中，所述源極區(qū)包括硅、碳化硅、氮化鎵、以及砷化鎵中的至少一種。
41.根據(jù)權利要求38所述的結構，其中，所述源極區(qū)是第一源極區(qū)，所述柵極溝槽式第一柵極溝槽， 所述結構進一步包括 第二源極區(qū)，布置在第二柵極溝槽的側面上；以及 接觸開口，延伸到所述第一源極區(qū)和所述第二源極區(qū)之間的所述半導體區(qū)中，所述導體層通過所述接觸開口接觸所述半導體區(qū)。
42.根據(jù)權利要求38所述的結構，其中，所述源極區(qū)是第一源極區(qū)，所述柵極溝槽式第一柵極溝槽， 所述結構進一步包括 第二源極區(qū)，布置在第二柵極溝槽的側面上，所述半導體區(qū)是在所述第一源極區(qū)、所述第二源極區(qū)與第一導電類型的基板之間延伸的外延層，所述外延層具有的摻雜濃度低于所述基板和所述源極區(qū)。
43.一種形成場效應晶體管的方法，包括 在硅區(qū)上形成上包括上電介質(zhì)層、中電介質(zhì)層和下電介質(zhì)層的電介質(zhì)堆疊，所述中電介質(zhì)層的電介質(zhì)材料不同于所述上電介質(zhì)層和所述下電介質(zhì)層； 在所述電介質(zhì)堆疊中形成開口，以便通過所述開口暴露所述硅區(qū)的表面區(qū)域； 使通過所述開口暴露的所述硅區(qū)的所述表面區(qū)域凹入，從而形成柵極溝槽； 在所述柵極溝槽中形成凹入式柵極； 在所述凹入式柵極上形成電介質(zhì)材料；以及 蝕刻所述電介質(zhì)堆疊的所述上電介質(zhì)層和在所述凹入式柵極上的所述電介質(zhì)材料，以使在所述凹入式柵極頂上的所述電介質(zhì)材料的一部分的頂面與所述電介質(zhì)堆疊的所述中電介質(zhì)層的頂面基本共面。
44.根據(jù)權利要求43所述的方法，其中，所述柵極溝槽是第一柵極溝槽， 所述方法進一步包括 去除所述中電介質(zhì)層，從而暴露所述凹入式柵極上的所述電介質(zhì)材料的一部分的側壁；以及 沿所述凹入式柵極上的所述電介質(zhì)材料的所述部分的所述暴露的側壁形成電介質(zhì)間隔體，以使開口在位于所述第一柵極溝槽與第二柵極溝槽之間的兩個相鄰電介質(zhì)間隔體之間形成。
45.根據(jù)權利要求43所述的方法，其中，所述硅區(qū)包括第一傳導型的本體區(qū)，所述柵極溝槽是第一柵極溝槽， 所述方法進一步包括 去除所述中電介質(zhì)層，從而暴露所述凹入式柵極上的所述電介質(zhì)材料的所述部分的側壁； 向所述本體區(qū)內(nèi)注入摻雜劑，從而形成在所述第一柵極溝槽與第二柵極溝槽之間的所述本體區(qū)中延伸的第二傳導型的區(qū)域；以及 沿所述凹入式柵極上的所述電介質(zhì)材料的所述部分的所述暴露的側壁形成電介質(zhì)間隔體，以使開口形成在位于所述第一柵極溝槽與第二柵極溝槽之間的兩個相鄰電介質(zhì)間隔體之間，所述兩個相鄰電介質(zhì)間隔體在所述第二導電類型的所述區(qū)域的一部分的正上方延伸。
46.根據(jù)權利要求45所述的方法，進一步包括 使通過在所述兩個相鄰電介質(zhì)間隔體之間形成的所述開口所暴露的所述第二導電類型的所述區(qū)域的表面區(qū)域凹入，以使在所述第一柵極溝槽與第二柵極溝槽之間延伸的所述區(qū)域的僅在所述兩個電介質(zhì)間隔體正下方延伸的部分保留下來，所述區(qū)域的所述保留部分形成源極區(qū)。
47.根據(jù)權利要求46所述的方法，其中，所述使通過在兩個相鄰電介質(zhì)間隔體之間形成的所述開口所暴露的所述硅區(qū)的表面區(qū)域凹入的步驟暴露了在所述第一柵極溝槽與所述第二柵極溝槽之間的所述本體區(qū)的表面， 所述方法進一步包括 用所述第一傳導型的硅材料填充所述凹入，所述凹入由所述使通過兩個相鄰電介質(zhì)間隔體之間形成的所述開口所暴露的所述硅區(qū)的表面區(qū)域凹入的步驟形成，所述第一傳導型的所述硅材料形成具有高于所述本體區(qū)的摻雜濃度的重本體區(qū)； 以及 形成頂側導體層，所述頂側導體層接觸所述源極區(qū)和所述重本體區(qū)。
48.根據(jù)權利要求45所述的方法，進一步包括 通過在所述兩個相鄰電介質(zhì)間隔體之間形成的所述開口向所述第一區(qū)注入摻雜劑，以形成延伸穿過所述區(qū)域并終止于所述本體區(qū)的所述第二傳導型的重本體區(qū)，使得在所述第一柵極溝槽與第二柵極溝槽之間延伸的所述區(qū)域的僅在相鄰電介質(zhì)間隔體正下方延伸的部分保留下來，所述區(qū)域的所述保留部分形成源極區(qū)。
49.根據(jù)權利要求45所述的方法，其中，所述本體區(qū)形成于在基板上延伸的外延層中，所述外延層和所述基板是第二傳導型的。
50.根據(jù)權利要求43所述的方法，其中，所述中電介質(zhì)層厚于所述上電介質(zhì)層和下電介質(zhì)層。
51.根據(jù)權利要求43所述的方法，其中，所述上電介質(zhì)層和底電介質(zhì)層中的每一個包含氧化物，而所述中電介質(zhì)層包含氮化物。
52.根據(jù)權利要求43所述的方法，其中，在所述蝕刻中，所述中電介質(zhì)層被用作蝕刻終止。
53.根據(jù)權利要求43所述的方法，進一步包括 在形成所述凹入式柵極之前，沿所述柵極溝槽的底部形成厚底電介質(zhì)；以及在形成所述凹入式柵極之前，形成為所述柵極溝槽的側壁加襯的柵極電介質(zhì)，所述厚底電介質(zhì)的厚度大于所述柵極電介質(zhì)的厚度。
54.根據(jù)權利要求43所述的方法，進一步包括 在形成所述凹入式柵極之前，沿所述柵極溝槽的底部形成屏蔽電極；以及 在形成所述凹入式柵極之前，在所述屏蔽電極上形成電介質(zhì)層。
全文摘要
本發(fā)明公開了一種溝柵場效應晶體管結構及其形成方法。一種結構，包括單片集成溝槽FET和肖特基二極管，所述結構進一步包括外延層，布置在基板上；柵極溝槽，延伸到所述外延層內(nèi)，所述柵極溝槽具有布置其內(nèi)的凹入式柵極以及布置在所述凹入式柵極上的電介質(zhì)材料；源極區(qū)，位于所述柵極溝槽的側面；接觸開口，延伸到所述外延層中；以及導體層，布置在所述接觸開口中并且電接觸所述源極區(qū)和所述外延層，所述導體層與所述外延層形成肖特基接觸。
文檔編號H01L29/78GK102867825SQ20121024644
公開日2013年1月9日 申請日期2006年4月4日 優(yōu)先權日2005年4月6日
發(fā)明者克里斯多佛·博古斯洛·科庫, 史蒂文·P·薩普, 保爾·托魯普, 帝恩·E·普羅布斯特, 羅伯特·赫里克, 貝姬·洛斯伊, 哈姆扎·耶爾馬茲, 克里斯托弗·勞倫斯·雷克塞爾, 丹尼爾·卡拉菲特 申請人:飛兆半導體公司