半導(dǎo)體集成電路裝置制造方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體集成電路裝置，其中，第二單元(CL2)與具有基準單元高度的N倍(N為2以上的整數(shù))的單元高度的第一單元(CL1)在單元寬度方向上鄰接。在第二單元(CL2)的供電用金屬布線(101)之下形成由雜質(zhì)擴散區(qū)域形成的擴散布線(102)。第一單元(CL1)具有以橫跨金屬布線(101)的單元寬度方向上的延長區(qū)域的方式與擴散布線(102)相對置形成的晶體管擴散區(qū)域(D_MP23)。擴散布線(102)在單元寬度方向上與單元邊界(BL1)相間隔地配置。
【專利說明】半導(dǎo)體集成電路裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種具有標準單元(以下，適當?shù)胤Q為單元)的半導(dǎo)體集成電路裝置，特別涉及一種多高度單元與其他單元相鄰配置的結(jié)構(gòu)的布局。
【背景技術(shù)】
[0002]作為半導(dǎo)體集成電路的設(shè)計方法，使用標準單元的設(shè)計方法廣為人知。圖20是標準單元的布局例，點劃線表示單元框。標準單元的Y方向上的長度(在圖20中為yl)被稱為單元高，X方向上的長度(在圖20中為xl)被稱為單元寬。單元高與基準高度相同的單元被稱為單一高度單元。根據(jù)電路結(jié)構(gòu)的不同，或者即使是相同的電路結(jié)構(gòu)，根據(jù)驅(qū)動能力的不同，單元寬度也不同。
[0003]在圖20中，形成在金屬布線層上的電源布線501以及接地布線506，在單元的上下端被配置為從單元框的右端向左端延伸。在N阱NW中形成PMOS晶體管MP51-MP53，在P阱PW中形成NMOS晶體管麗51-MN53。由P型雜質(zhì)擴散區(qū)域形成的P+擴散布線502以與電源布線501之下重疊的方式配置，并經(jīng)由接點503與電源布線501連接。由N型雜質(zhì)擴散區(qū)域形成的N+擴散布線507以與接地布線506之下重疊的方式配置，并經(jīng)由接點508與接地布線506連接。
[0004]另外，在圖20中，從P+擴散布線502分支的P+擴散布線504、505與PMOS晶體管MP51-MP53的源極擴散區(qū)域連接，從N+擴散布線507分支的N+擴散布線509、510與NMOS晶體管麗51-MN53的源極擴散區(qū)域連接。相比之下，在圖21中，配置在電源布線501以及接地布線506之下的擴散布線502A、507A是用于固定阱NW、PW的電位而使用的布局結(jié)構(gòu)。圖20以及圖21的布局結(jié)構(gòu)作為一般的布局結(jié)構(gòu)廣為人知。
[0005]通常，通過降低標準單元的單元高度能夠減小半導(dǎo)體集成電路的面積。但是，如果以基準的單元高度制作包含觸發(fā)電路等復(fù)雜電路的單元或驅(qū)動能力大的單元，則單元寬度會變得非常大，因而相反地面積有時會增大。
[0006]因此，針對這種單元，制作單元高度為基準高度的N倍(N為2以上的整數(shù))的多高度單元的技術(shù)廣為人知。例如，單元高度為基準高度的兩倍的雙高度單元具有使兩個單一高度單元的一方反轉(zhuǎn)實現(xiàn)一體化的結(jié)構(gòu)，在單元高度方向上的中央部，配置了與單一高度單元的阱相比高度為大致兩倍的阱。在該阱中能夠配置柵極寬度較寬的晶體管，因此，能夠?qū)崿F(xiàn)例如驅(qū)動能力高的單元。
[0007]現(xiàn)有技術(shù)文獻
[0008]專利文獻
[0009]專利文獻I JP特開平7-249747號公報
[0010]專利文獻2 JP特開平2001-237328號公報

【發(fā)明內(nèi)容】

[0011]發(fā)明要解決的技術(shù)課題[0012]在最近的半導(dǎo)體集成電路裝置中，除了單一高度單元之外，很多情況下要配置上述多高度單元，且有時會混合有具有多個單元高度的標準單元。另一方面，用于設(shè)計的各標準單元需要即使其他任何的標準單元被相鄰地配置在上下或左右，也能夠遵守設(shè)計規(guī)則的布局結(jié)構(gòu)。
[0013]圖22是在雙高度單元上相鄰地配置單一高度單元的布局結(jié)構(gòu)的一例。CLa是雙高度單元，在單元高度方向上，從上開始按順序配置P阱PW、N阱NW以及P阱PW，中央部的N阱NW的高度成為單一高度單元的N阱NW的兩倍。CLb是單一高度單元，以下其端與單元CLa 一致的方式配置。即，單元CLa的接地布線606以及N+擴散布線607分別與單元CLb的接地布線506以及N+擴散布線507連接。另外，單元CLa的晶體管MP63a的擴散區(qū)域以及單元CLb的晶體管MP51的擴散區(qū)域以其間隔成為間隔規(guī)則的最小值SP的方式預(yù)先進行了布局設(shè)計。即，晶體管MP63a、MP51的擴散區(qū)域分別以與單元框相間隔1/2SP的方式配置。
[0014]在雙高度單元CLa的N阱NW中，由于未在電源布線611之下配置擴散布線，因此，能夠增大晶體管的擴散區(qū)域。在圖22的布局中，形成了柵極寬度大并且驅(qū)動能力大的晶體管 MP62。
[0015]另一方面，在單一高度單元CLb的上端，P+擴散布線502延伸至單元框的兩端。因此，在雙高度單元CLa中，為了遵守與P+擴散布線502的間隔規(guī)則，形成在N阱NW中的擴散區(qū)域必須以與P+擴散布線502的左端相間隔距離SP以上的方式配置。因此，關(guān)于柵極布線GA63，需要在單元高度方向上將擴散區(qū)域一分為二地配置，因此，不能夠形成柵極寬度大的單個晶體管，而形成兩個晶體管MP63a、M P63b。關(guān)于柵極布線GA61，也由于相同的理由，擴散區(qū)域在單元高度方向上被一分為二地配置，形成兩個晶體管MP61a、MP61b。
[0016]另外，在圖22中，之所以雙高度單元CLa的整個N阱NW的擴散區(qū)域成為離P+擴散布線502比距離SP還凹陷的形狀是因為:關(guān)于擴散區(qū)域相對于晶體管中的柵極電極的最小尺寸，也存在設(shè)計規(guī)則上的制約。
[0017]這樣一來，如果考慮到相鄰的單元的布局結(jié)構(gòu)，則在雙高度單元的中央部的寬阱中，在單元寬度方向上的兩端附近配置的晶體管，從設(shè)計規(guī)則上講不能夠獲取充分寬的柵極寬度。因此，也不一定能夠充分實現(xiàn)作為使用雙高度單元的目的之一的晶體管的驅(qū)動能力的提高。特別是，由于PMOS晶體管的電流能力低，因此，為了以小面積獲取大的驅(qū)動能力，優(yōu)選盡量有效地利用能夠形成PMOS晶體管的區(qū)域，來形成具有較大柵極寬度的晶體管。
[0018]另外，在精細工藝中，為了抑制晶體管的柵極電極的形狀差異，有時會在單元邊界上配置偽柵極，以使柵極電極以等間距配置。例如，在圖22中，需要以與柵極GA61?GA63相等的間距在單元邊界配置偽柵極。但是，如果按圖22的布局而在單元邊界配置偽柵極，則會產(chǎn)生由P+擴散布線502和偽柵極形成不必要的晶體管的這一問題。
[0019]上述問題不局限于雙高度單元，只要是具有寬阱，并且其他單元的擴散布線能夠與該阱相鄰的布局結(jié)構(gòu)的多高度單元，就可能產(chǎn)生該問題。
[0020]鑒于上述問題，本發(fā)明提供一種在具有多高度單元與其他單元相鄰配置的結(jié)構(gòu)的半導(dǎo)體集成電路裝置中，能夠充分實現(xiàn)多高度單元中的晶體管的驅(qū)動能力的提高的布局結(jié)構(gòu)。[0021]解決技術(shù)課題的手段
[0022]根據(jù)本發(fā)明的一實施方式，在配置了多個單元的半導(dǎo)體集成電路裝置中，上述多個單元包括:第一單元，其是具有基準單元高度的N倍(N為2以上的整數(shù))的單元高度的多高度單元；以及第二單元，其在單元寬度方向上與上述第一單元相鄰配置，上述第二單元具有第一金屬布線，其在單元高度方向上的一端，以沿單元寬度方向延伸的方式配置；以及第一擴散布線，其由在上述第一金屬布線之下以沿單兀寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成，并經(jīng)由接點與上述第一金屬布線連接，上述第一單元具有第一晶體管擴散區(qū)域，其在單兀寬度方向上與上述第一擴散布線相對置，且以在單兀高度方向上橫跨上述第一金屬布線的單元寬度方向上的延長區(qū)域的方式形成，并構(gòu)成晶體管，上述第一擴散布線在單元寬度方向上，與上述第一單元和上述第二單元之間的單元邊界相間隔地配置。
[0023]根據(jù)該實施方式，與作為多高度單元的第一單元相鄰配置的第二單元具有:在單元高度方向上的一端沿單元寬度方向延伸的第一金屬布線、和由在該金屬布線之下以沿單元寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成的第一擴散布線。第一單元具有:以在單元高度方向上橫跨第二單元的第一金屬布線的單元寬度方向上的延長區(qū)域的方式形成的第一晶體管擴散區(qū)域。并且，與該第一晶體管擴散區(qū)域相對置的第二單元的第一擴散布線在單元寬度方向上，與第一單元和第二單元之間的單元邊界相間隔。因此，確保了第一單元的第一晶體管擴散區(qū)域與第二單元的擴散布線之間的間隔規(guī)則，由此，不會產(chǎn)生將第一晶體管擴散區(qū)域分割的必要。因此，即使是在相鄰配置的其他單元的附近，也能夠在不受其布局影響的情況下形成柵極寬度大的晶體管。
[0024]發(fā)明效果
[0025]根據(jù)本發(fā)明，在多高度單元中，即使在相鄰配置的其他單元附近，也能夠形成柵極寬度大的晶體管。由此，能夠比以往進一步提聞多聞度單兀中的晶體管的驅(qū)動能力。
【專利附圖】

【附圖說明】
[0026]圖1是表示第一實施方式中的單一高度單元的布局結(jié)構(gòu)的俯視圖。
[0027]圖2是表示涉及第一實施方式的雙高度單元的布局結(jié)構(gòu)的俯視圖。
[0028]圖3是表示涉及第一實施方式的半導(dǎo)體集成電路裝置的布局結(jié)構(gòu)的俯視圖。
[0029]圖4是表示第二實施方式的單一高度單元的布局結(jié)構(gòu)的俯視圖。
[0030]圖5是表示第二實施方式的雙高度單元的布局結(jié)構(gòu)的俯視圖。
[0031]圖6是表示涉及第二實施方式的半導(dǎo)體集成電路裝置的布局結(jié)構(gòu)的俯視圖。
[0032]圖7是表示涉及第二實施方式的半導(dǎo)體集成電路裝置的布局結(jié)構(gòu)的俯視圖。
[0033]圖8是表示涉及第二實施方式的半導(dǎo)體集成電路裝置的布局結(jié)構(gòu)的其他例子的俯視圖。
[0034]圖9是表示涉及第三實施方式的半導(dǎo)體集成電路裝置的設(shè)計流程的一部分的圖。
[0035]圖10是表示第三實施方式中的單一高度單元的設(shè)計數(shù)據(jù)的圖。
[0036]圖11是表示第三實施方式中的雙高度單元的設(shè)計數(shù)據(jù)的圖。
[0037]圖12是在圖9的布局設(shè)計工序Sll中制作的布局設(shè)計數(shù)據(jù)的一例。
[0038]圖13是表示涉及第三實施方式的半導(dǎo)體集成電路裝置的布局結(jié)構(gòu)的俯視圖。
[0039]圖14是在圖9的布局設(shè)計工序Sll中制作的布局設(shè)計數(shù)據(jù)的一例。[0040]圖15是表示涉及第三實施方式的半導(dǎo)體集成電路裝置的布局結(jié)構(gòu)的俯視圖。
[0041]圖16是表示第四實施方式中的單一高度單元的設(shè)計數(shù)據(jù)的圖。
[0042]圖17是表示第四實施方式中的雙高度單元的設(shè)計數(shù)據(jù)的圖。
[0043]圖18是表示涉及第四實施方式的半導(dǎo)體集成電路裝置的布局結(jié)構(gòu)的俯視圖。
[0044]圖19是表示實施方式中的單一高度單元的布局結(jié)構(gòu)的其他例子的俯視圖。
[0045]圖20是表示一般的單一高度單元的布局結(jié)構(gòu)的俯視圖。
[0046]圖21是表示一般的單一高度單元的布局結(jié)構(gòu)的俯視圖。
[0047]圖22是用于說明本發(fā)明的技術(shù)問題的圖。
【具體實施方式】
[0048]以下，關(guān)于本發(fā)明的實施方式，參照附圖進行說明。
[0049](第一實施方式)
[0050]圖1是表示第一實施方式中的單一高度單元的布局結(jié)構(gòu)的俯視圖。單一高度單元是指具有基準單元高度的單元。在圖1中，點劃線表示單元框。另外，附圖的橫向(X方向)為單元寬度方向，附圖的縱向(Y方向)為單元高度方向(以下的附圖也相同)。
[0051]在圖1中，MP11-MP13是在N阱NW中形成的PMOS晶體管，MN11-MN13是在P阱PW中形成的NMOS晶體管。101是電源布線，106是接地布線，都形成在第一金屬布線層上。電源布線101以及接地布線106，在該單一高度單元的單元高度方向上的兩端以從單元框的右端到左端沿單元寬度方向延伸的方式分別配置。電源布線101的中心線與單元框的上端一致，接地布線的中心線與單元框的下端一致。102是由在電源布線101之下以沿單元寬度方向延伸的方式形成的P型雜質(zhì)擴散區(qū)域形成的P+擴散布線，并經(jīng)由接點103與電源布線101連接。107是由在接地布線106之下以沿單元寬度方向延伸的方式形成的N型雜質(zhì)擴散區(qū)域形成的N+擴散布線，并經(jīng)由接點108與接地布線106連接。
[0052]在圖1的結(jié)構(gòu)中，P+擴散布線102以及N+擴散布線107，在單元寬度方向上與單元框的左右端相間隔規(guī)定的間隔配置。在此，空出相當于一個接點的寬度與接點之間的間隔之和的間隔(也就是說，接點配置中的一柵格)。因此，從電源布線101分支的布線111經(jīng)由接點與PMOS晶體管MPll的源極擴散區(qū)域連接；從接地布線106分支的布線112經(jīng)由接點與NMOS晶體管麗11的源極擴散區(qū)域連接。雖然布線111、112形成在第一金屬布線層上，但由于配置在單元框的左上以及左下的限定區(qū)域中，因此，對作為第一金屬布線層的布線區(qū)域的使用所產(chǎn)生的影響有限。另外，從P+擴散布線102分支的P+擴散布線104與PMOS晶體管MP12、MP13的源極擴散區(qū)域連接；從N+擴散布線107分支的N+擴散布線109與NMOS晶體管麗12、麗13的源極擴散區(qū)域連接。
[0053]圖2是表示本實施方式中的雙高度單元的布局結(jié)構(gòu)的俯視圖。雙高度單元是指:具有基準單元高度的兩倍的單元高度的單元。
[0054]在圖2 中，MP21-MP23 是在N 阱NW 中形成的 PMOS 晶體管；ΜΝ21_ΜΝ23、ΜΝ24_ΜΝ26 是在P阱PW中形成的NMOS晶體管。在圖2的結(jié)構(gòu)中，配置在N阱NW中的PMOS晶體管ΜΡ21、ΜΡ23在單元高度方向上不被分割，構(gòu)成PMOS晶體管ΜΡ21-ΜΡ23的擴散區(qū)域的整個外形形狀沒有凹部，成為矩形。電源布線211形成在第一金屬布線層上，在該雙高度單元的單元高度方向上的中央部，以從單元框的右端到左端沿單元寬度方向延伸的方式配置。從電源布線211分支的布線與PMO S晶體管MP21-MP23的源極擴散區(qū)域經(jīng)由接點連接。
[0055]接地布線201、206形成在第一金屬布線層上，并在該雙高度單元的單元高度方向上的兩端，以從單元框的右端向左端向單元寬度方向延伸的方式分別配置。接地布線201、206的中心線與單元框的上端以及下端分別一致。202是由在接地布線201之下以沿單元寬度方向延伸的方式形成的N型雜質(zhì)擴散區(qū)域所形成的N+擴散布線，且經(jīng)由接點203與接地布線201連接。207是由在接地布線206之下以沿單元寬度方向延伸的方式形成的N型雜質(zhì)擴散區(qū)域所形成的N+擴散布線，且經(jīng)由接點208與接地布線206連接。從N+擴散布線202分支的N+擴散布線204、205與晶體管麗24-MN26的源極擴散區(qū)域連接，從N+擴散布線207分支的N+擴散布線209、210與晶體管麗21-MN23的源極擴散區(qū)域連接。
[0056]圖3是表示本實施方式所涉及的半導(dǎo)體集成電路裝置的布局結(jié)構(gòu)的俯視圖，表示的是與圖2所示的雙高度單元結(jié)構(gòu)相同的第一單元CLl和與圖1所示的單一高度單元結(jié)構(gòu)相同的第二單元CL2在單元寬度方向上相鄰配置的結(jié)構(gòu)。
[0057]在圖3的結(jié)構(gòu)中，第一以及第二單元CL1、CL2以下端對齊的方式配置，作為第一單元CLl的第三金屬布線的接地布線206與作為第二單元CL2的第二金屬布線的接地布線106，以在單元寬度方向上呈一條直線上的方式配置，并且相互連接。不過，由于作為第二擴散布線的N+擴散布線107是與單元框相間隔規(guī)定的間隔(在此，為一柵格)而配置，因此，在第一單元CLl的下端形成的N+擴散布線207與在第二單元CL2的下端形成的N+擴散布線107未連接。
[0058]另外，在第一單元CLl的單元高度方向上的中央部分，電源布線211與作為第二單元CL2的第一金屬布線的電源布線101連接。并且，在第一單元CLl中，晶體管MP23的漏極擴散區(qū)域D_MP23，以在單元高度方向上橫跨第二單元CL2的電源布線101的單元寬度方向上的延長區(qū)域的方式，在單元寬度方向上與第二單元CL2的P+擴散區(qū)域102相對置地形成。不過，由于作為第一擴散布線的P+擴散布線102與單元框相間隔規(guī)定的間隔(在此為一柵格)而配置，因此， 作為第一晶體管擴散區(qū)域的漏極擴散區(qū)域D_MP23與P+擴散布線102的間隔成為比擴散區(qū)域間的間隔規(guī)則的最小值SP大的SP1。另外，晶體管MP23的漏極擴散區(qū)域D_MP23與單元框間隔1/2SP配置。漏極擴散區(qū)域D_MP23與P+擴散布線102的間隔SPl比漏極擴散區(qū)域0_1^23和與其相對置的作為晶體管MPll的第一擴散區(qū)域的源極擴散區(qū)域D_MP11的最小間隔SP大。另外，晶體管MP23的漏極擴散區(qū)域D_MP23沒有凹部，為矩形。
[0059]即，P+擴散布線102在單元寬度方向上與第一單元CLl和第二單元CL2之間的單元邊界BLl相間隔地配置，因此，關(guān)于第一單元CLl的PMOS晶體管MP23，無需根據(jù)與P+擴散布線102的間隔規(guī)則進行上下分割。因此，在N阱NW中，在單元寬度方向上的兩端附近也能夠形成柵極寬度大的PMOS晶體管，因此，與以往的雙高度單元相比，能夠提高驅(qū)動能力。
[0060]另外，配置在第二單元CL2的上下端的擴散布線102、107都是兩端與單元框相間隔。因此，即使將第二單元CL2左右反轉(zhuǎn)配置，或者上下反轉(zhuǎn)配置，與第一單元CLl的晶體管的擴散區(qū)域之間也不會產(chǎn)生設(shè)計規(guī)則錯誤。
[0061]根據(jù)本實施方式，將配置在單一高度單元的單元高度方向上的兩端的擴散布線設(shè)為在單元寬度上與單元框相間 隔規(guī)定間隔而配置的布局結(jié)構(gòu)，由此，能夠擴大配置在雙高度單元的中央部的阱中的晶體管的柵極寬度。由此，能夠提高單元的驅(qū)動能力。另外，在本實施方式所示的布局結(jié)構(gòu)，能夠通過修改以往的布局而很容易地實現(xiàn)，因此，能夠以很少的工作量進行處理。
[0062](第二實施方式)
[0063]圖4是表示第二實施方式中的單一高度單元的布局結(jié)構(gòu)的俯視圖。在圖4中，對與圖1相同的構(gòu)成要素標注與圖1相同的附圖標號，并在此省略其詳細說明。
[0064]圖4的布局結(jié)構(gòu)與圖1大致相同，P+擴散布線102以及N+擴散布線107，在單元寬度方向上與單元框的左右端相間隔規(guī)定間隔而配置。不過，該規(guī)定間隔與圖1不同。在圖4中，P+擴散布線102以及N+擴散布線107與單元框的左右端相間隔1/2S P而配置。另外，將P+擴散布線102與電源布線101連接的接點103以及將N+擴散布線107與接地布線106連接的接點108的配置位置，相對于構(gòu)成晶體管的擴散區(qū)域上的接點分別相間隔半柵格。
[0065]由此，P+擴散布線102以及N+擴散布線107變得比第一實施方式大，例如，即使是單元寬度小的單元，也能夠制成滿足擴散布線的最小面積規(guī)則的擴散布線。另外，通過將擴散布線的接點錯開半柵格，能夠充分獲取接點與擴散布線的重疊，并且與實施方式I相比，能夠增加接點數(shù)量。
[0066]另外，在圖4的布局結(jié)構(gòu)中，從P+擴散布線102分支的擴散布線105與PMOS晶體管MPl I的源極擴散區(qū)域連接；從奸擴散布線107分支的擴散布線110與NMOS晶體管麗11的源極擴散區(qū)域連接。如上所述，為了對晶體管的源極擴散區(qū)域提供電源電位或接地電位，能夠比圖1的布局結(jié)構(gòu)更多地使用擴散布線，因此，能夠更有效地將第一金屬布線層作為布線區(qū)域來利用。
[0067]圖5是表示本實施方式的雙高度單元的布局結(jié)構(gòu)的俯視圖。在圖5中，對與圖2相同的構(gòu)成要素標注與圖2相同的附圖標號，并在此省略其詳細說明。
[0068]圖5的布局結(jié)構(gòu)與圖2大致相同，但N+擴散布線202、207在單元寬度方向上與單元框的左右端相間隔規(guī)定間隔而配置這一點與圖2不同。在圖5中，N+擴散布線202、207與單元框的左右端相間隔1/2SP而配置。另外，連接N+擴散布線202與接地布線201的接點203以及連接N+擴散布線207與接地布線206的接點208的配置位置，與構(gòu)成晶體管的擴散區(qū)域上的接點錯開半個柵格。
[0069]圖6是表示本實施方式的半導(dǎo)體集成電路裝置的布局結(jié)構(gòu)的俯視圖，表示的是與圖5所示的雙高度單元結(jié)構(gòu)相同的第一單元CLl和與圖4所示的單一高度單元結(jié)構(gòu)相同的第二單元CL2在單元寬度方向上相鄰配置的結(jié)構(gòu)。
[0070]在圖6的結(jié)構(gòu)中，第一以及第二單元CL1、CL2，以下端對齊的方式配置，第一單元CLl的接地布線206與第二單元CL2的接地布線106，以在單元寬度方向上呈一條直線上的方式配置，并且相互連接。不過，在第一單元CLl的下端形成的N+擴散布線207與在第二單元CL2的下端形成的N+擴散布線107由于都與單元框相間隔規(guī)定間隔(在此，為1/2SP)而配置，因此，并不連接。
[0071]另外，在第一單元CLl的單元高度方向上的中央部分，電源布線211與第二單元CL2的電源布線101連接。并且，在第一單元CLl中，晶體管MP23的漏極擴散區(qū)域D_MP23，以在單元高度方向上橫跨第二單元CL2的電源布線101的單元寬度方向上的延長區(qū)域的方式，在單元寬度方向上與第二單元CL2的P+擴散區(qū)域102相對置地形成。不過，由于P+擴散布線102與單元框相間隔規(guī)定的間隔(在此，為1/2SP)而配置，因此，漏極擴散區(qū)域0_MP23與P+擴散布線102的間隔成為擴散區(qū)域之間的間隔規(guī)則的最小值SP。這與漏極擴散區(qū)域D_MP23和與其相對置的晶體管MPll的源極擴散區(qū)域D_MP11的最小間隔SP相等。另夕卜，晶體管MP23的漏極擴散區(qū)域D_MP23與單元框間隔1/2SP配置。另外，晶體管MP23的漏極擴散區(qū)域D_MP23不具有凹部，為矩形。
[0072]即，P+擴散布線102，在單元寬度方向上與第一單元CLl和第二單元CL2之間的單元邊界BLl相間隔地配置，因此，關(guān)于第一單元CLl的PMOS晶體管MP23，不需要根據(jù)與P+擴散布線102的間隔規(guī)則進行上下分割。因此，在N阱NW中，在單元寬度方向上的兩端附近也能夠形成柵極寬度大的PMOS晶體管，因此，與以往的雙高度單元相比，能夠提高驅(qū)動能力。
[0073]另外，第一單元CLl中的接點208當中的最接近于單元邊界BLl的接點與單元邊界BLl之間的間隔、和第二單元CL2中的接點108中的最接近于邊界BLl的接點與單元邊界BLl之間的間隔相等。
[0074]圖7是在圖6的結(jié)構(gòu)中將與圖4所示的單一高度單元結(jié)構(gòu)相同的第三以及第四單元CL3、CL4進一步相鄰配置的布局。第三以及第四單元CL3、CL4，在單元寬度方向上相鄰配置，并且以與第一以及第二單元CL1、CL2共同擁有接地布線206、106的方式在單元高度方向上相鄰地配置。圖4的單一高度單元以及圖5的雙高度單元，由于單元框上下端的擴散布線上的接點存在于相同的柵格上，因此能夠?qū)⑵渖舷孪噜彽嘏渲谩?br> [0075]另外，在圖7的結(jié)構(gòu)中，第三以及第四單元CL3、CL4的單元寬度方向上的單元邊界BL2的位置與第一以及第二單元CL1、CL2的單元方向上的單元邊界BLl的位置被錯開。因此，第三單元CL3以橫跨第一以及第二單元CLl、CL2的單元邊界BLl的方式配置，由此，N+擴散布線207、107之間的空隙被第三單元CL3的N+擴散布線107a填補。同樣，N+擴散布線107的右側(cè)空隙被第四單元CL4的N+擴散布線107b填補。也就是說，在接地布線206、106之下形成的擴散布線207、107a、107、107b橫跨單元邊界BLl且無間隙地連續(xù)配置。另夕卜，由此接點數(shù)量也得以增加。因此，能夠進一步降低接地布線206、106的電阻值。另外，同樣，也能夠進一步降低電源布線的電阻值。
[0076]圖8是表示本實施方式的半導(dǎo)體集成電路裝置的布局結(jié)構(gòu)的其他例子的俯視圖，表示與圖5所示的雙高度單元結(jié)構(gòu)相同的第一單元CLl和作為其他結(jié)構(gòu)的雙高度單元的第二單元CL2A在單元寬度方向上相鄰配置的結(jié)構(gòu)。
[0077]相比圖5所示的雙高度單元，第二單元CL2A是將N阱NW與P阱PW調(diào)換的結(jié)構(gòu)。SP，在單元高度方向上的上端，以沿單元寬度方向延伸的方式配置了作為第一金屬布線的電源布線301，并在電源布線301之下形成作為第一擴散布線的P+擴散布線302。電源布線301與P+擴散布線302經(jīng)由接點303連接。并且，P+擴散布線302在單元寬度方向上與單元框的左右端相間隔1/2SP而配置。另外，連接P+擴散布線302與電源布線301的接點303的配置位置，相對于構(gòu)成晶體管的擴散區(qū)域上的接點，各錯開半個柵格。
[0078]在圖8的結(jié)構(gòu)中，漏極擴散區(qū)域D_MP23與P+擴散布線302的間隔成為擴散區(qū)域之間的間隔規(guī)則的最小值SP。換句話說，漏極擴散區(qū)域D_MP23與P+擴散布線302的間隔SP成為和漏極擴散區(qū)域D_MP23與晶體管MP31的源極擴散區(qū)域D_MP31的最小間隔相等。即，能夠獲得與圖6的結(jié)構(gòu)相同的作用效果。[0079]另外，在第二單元CL2A的單元高度方向上的中央部分，接地布線311與第一單元CL2的作為第三金屬布線的接地布線206連接。并且，在第二單元CL2A中，以在單元高度方向上橫跨第一單元CLl的接地布線206的單元寬度方向上的延長區(qū)域的方式，晶體管MN31的源極擴散區(qū)域0_1^31在單元寬度方向上與第一單元CL2的作為第三擴散布線的N+擴散布線207相對置地形成。不過，由于N+擴散布線207與單元框相間隔1/2SP而配置，因此，作為第二晶體管擴散區(qū)域的漏極擴散區(qū)域D_MN31與N+擴散布線207的間隔成為擴散區(qū)域之間的間隔規(guī)則的最小值SP。因此，關(guān)于第二單元CL2A的NMOS晶體管麗31，不需要根據(jù)與N+擴散布線207的間隔規(guī)則進行上下分割。因此，在P阱PW中，在單元寬度方向上的兩端附近也能夠形成柵極寬度大的NMOS晶體管。
[0080]另外，在圖8中，對雙高度單元與第一單元CLl相鄰的結(jié)構(gòu)進行了說明，但即使在相鄰具有基準單元高度的M倍(M為2以上的整數(shù))的單元高度的多高度單元的情況下，也能夠?qū)崿F(xiàn)相同的結(jié)構(gòu)。例如，圖8中的第二單元CL2A可以是具有基準單元高度的三倍的單元高度并且按照單元高度方向上的從上到下的順序具有N阱、P阱、N阱和P阱的多高度單
J Li ο
[0081](第三實施方式)
[0082]圖9是表示第三實施方式的半導(dǎo)體集成電路裝置的設(shè)計流程的一部分的圖。在圖9中，Sll是布局設(shè)計工序，進行標準單元的配置以及標準單元之間的布線等，并制作布局設(shè)計數(shù)據(jù)。在此，標準單元以單元框為基準配置。S12是層運算處理工序，針對在布局設(shè)計工序S12制成的布局設(shè)計數(shù)據(jù)，在考慮到運算用層的重疊的基礎(chǔ)上進行布局變更。另外，運算用層是指用于修改布局的設(shè)計數(shù)據(jù)上的概念，并不會出現(xiàn)在實際的布局結(jié)構(gòu)中。S13是布局檢驗工序，針對運算處理后的布局數(shù)據(jù)LDl進行設(shè)計規(guī)則等的檢測。
[0083]圖10是表示本實施方式的單一高度單元的設(shè)計數(shù)據(jù)的圖。在圖10中，P+擴散布線102以及N+擴散布線107 向單元框的單元寬度方向上的兩端延伸，在從兩端到內(nèi)側(cè)方向距離1/2SP的范圍內(nèi)，配置具有與P+擴散布線102以及N+擴散布線107相同寬度的第一運算用層401。另外，P+擴散布線102以及N+擴散布線107上的接點103、108與配置在構(gòu)成晶體管的各擴散區(qū)域中的接點被配置在相同的柵格上。并且，只在接點103、108當中的單元寬度方向上的兩端的接點處，配置具有與接點相同形狀的第二運算用層402。另外，除此以外，與圖4所示的單一高度單元相同。
[0084]圖11是表示本實施方式的雙高度單元的設(shè)計數(shù)據(jù)的圖。在圖11中，N+擴散布線202,207向單元框的單元寬度方向上的兩端延伸，在從兩端到單元內(nèi)側(cè)方向距離1/2SP的范圍內(nèi)，配置具有與N+擴散布線202、207相同寬度的第一運算用層401。另外，N+擴散布線202、207的接點203、208與配置在構(gòu)成晶體管的各擴散區(qū)域中的接點被配置在相同的柵格上。并且，只在接點203、208當中的單元寬度方向上的兩端的接點處，配置具有與接點相同形狀的第二運算用層402。并且，在雙高度單元的單元高度方向上的中央部，第三運算層403以從單元框向外側(cè)延伸的方式配置。第三運算層403具有與單一高度單元的P+擴散布線相同的寬度，長度至少為1/2SP以上。除此以外，與圖5所示的雙高度單元相同。
[0085]圖12是在布局設(shè)計工序Sll中制成的布局設(shè)計數(shù)據(jù)的一例，表示的是在圖11所示的雙高度單元CLl的單元寬 度方向上的兩側(cè)配置圖10所示的單一高度單元CL2a、CL2b、CL2c的結(jié)構(gòu)。單元CLl、CL2a、CL2b、CL2c是以單元框的下端在單元高度方向上在同一位置對齊的方式配置的。
[0086]在層運算處理工序S12中，針對在布局設(shè)計工序Sll制成的布局設(shè)計數(shù)據(jù)，關(guān)于第一運算用層401與第三運算用層403重疊的部分，刪除了 P+擴散布線以及N+擴散布線。另夕卜，關(guān)于第二運算用層402與第三運算層403重疊的部分，刪除了接點。在圖12的布局設(shè)計數(shù)據(jù)中，關(guān)于單元CL2a，刪除了 P+擴散布線102a中的從單元右端到距離為1/2SP為止的范圍102_ra、和P+擴散布線102a上的接點當中與單元右端最近的接點103_4a。另外，關(guān)于單元CL2b，刪除了 P+擴散布線102b的從單元左端到距離為1/2S P為止的范圍1021b、和P+擴散布線102b上的接點當中與單元左端最近的接點103_lb。
[0087]圖13是執(zhí)行布局運算處理工序S12之后的布局設(shè)計數(shù)據(jù)，相當于本實施方式的半導(dǎo)體集成電路裝置的布局俯視圖。另外，省略了在布局設(shè)計工序Sll中形成的標準單元之間的布線。在圖13中，單元CLl的晶體管MP21的擴散區(qū)域與單元CL2a的P+擴散布線102a之間、以及單元CLl的晶體管MP23的擴散區(qū)域與單元CL2b的P+擴散布線102b之間的間隔成為與設(shè)計規(guī)則的最小值SP相同。因此，關(guān)于單元CL1，無需分割被配置在N阱NW中的晶體管MP21、MP23，能夠形成具有大的柵極寬度的一個晶體管。
[0088]另外，關(guān)于單元CL2a中的P+擴散布線102a的右端與配置在最右邊的接點103_2a之間、以及單元CL2b中的P+擴散布線102b的左端與配置在最左邊的接點103_3b之間，確保了充分的重疊ovll。由此，在布局檢驗工序S13中能夠防止設(shè)計規(guī)則錯誤的產(chǎn)生。
[0089]而且，配置在單元CL1、CL2a、CL2b、CL2c的下端的N+擴散布線107a、207、107b、107c彼此連接。另外，配置在單元CL2b、CL2c的上端的P+擴散布線102b、102c被連接。即，擴散布線的區(qū)域或擴散布線與用金屬布線制成的接地布線或電源布線之間的接點數(shù)量并沒有太多削減。由此，抑制了在提供接地電位或電源電位時的電阻值的降低。
[0090]另外，在單元CL2b中，與單元CLl的單元邊界和配置在P+擴散布線102b上的接點當中離該單元邊界最近的接點之間的間隔，比該單元邊界和配置在N+擴散布線107b上的接點當中離該單元邊界最近的接點之間的間隔大。同樣，在單元CL2a中，與單元CLl的單元邊界和配置在P+擴散布線102a上的接點當中離該單元邊界最近的接點之間的間隔，比該單元邊界和配置在N+擴散布線107a上的接點當中離該單元邊界最近的接點之間的間隔大。
[0091]另外，在單元寬度方向上以晶體管MP23的擴散區(qū)域的位置為基準進行觀察的情況下，配置在P+擴散布線102b上的接點當中的在單元寬度方向上與晶體管MP23的擴散區(qū)域最近的接點和晶體管MP23的擴散區(qū)域之間的單元寬度方向上的間隔，比配置在N+擴散布線107b上的接點當中的在單元寬度方向上與晶體管MP23的擴散區(qū)域最近的接點和晶體管MP23的擴散區(qū)域之間的單元寬度方向上的間隔大。同樣，在單元寬度方向上以晶體管MP21的擴散區(qū)域的位置為基準進行觀察的情況下，配置在P+擴散布線102a上的接點當中的在單元寬度方向上與晶體管MP21的擴散區(qū)域最近的接點和晶體管MP21的擴散區(qū)域之間的單元寬度方向上的間隔，比配置在N+擴散布線107a上的接點當中的在單元寬度方向上與晶體管MP21的擴散區(qū)域最近的接點和晶體管MP21的擴散區(qū)域之間的單元寬度方向上的間隔大。
[0092]圖14是在布局設(shè)計工序Sll中制成的布局設(shè)計數(shù)據(jù)的一例，表示在圖11所示的雙高度單元CLl的單元寬度方向上的右側(cè)，配置了具有相對于圖11將N阱NW與P阱PW調(diào)換的結(jié)構(gòu)的雙高度單元CL2B的結(jié)構(gòu)。單元CL2B以其上端與單元CLl的中央部一致的方式配置。
[0093]在層運算處理工序S12中，針對單元CLl，刪除了 N+擴散布線207的從單元右端到距離1/2SP為止的范圍207_r、和N+擴散布線207上的接點當中離單元右端最近的接點208_4。另外，關(guān)于單元CL2B，刪除了 P+擴散布線302的從單元左端到距離1/2SP為止的范圍302_1、和P+擴散布線302上的接點當中離單元右端最近的接點303_1。
[0094]圖15是執(zhí)行布局運算處理工序S12之后的布局設(shè)計數(shù)據(jù)，相當于本實施方式的半導(dǎo)體集成電路裝置的布局俯視圖。另外，省略了在布局設(shè)計工序Sll中形成的標準單元之間的布線。在圖15中，單元CLl的晶體管MP23的擴散區(qū)域與單元CL2B的P+擴散布線302之間、以及單元CL2B的晶體管麗31的擴散區(qū)域與單元CLl的N+擴散布線207之間的間隔成為與設(shè)計規(guī)則的最小值SP相同。因此，沒有必要將配置在單元CLl的N阱NW中的晶體管以及配置在單元CL2B的P阱PW中的晶體管進行分割，能夠形成具有大的柵極寬度的一個晶體管。
[0095]S卩，圖13以及圖15的布局結(jié)構(gòu)作為半導(dǎo)體集成電路裝置具有與第一以及第二實施方式相同的特征，能夠獲得相同的作用效果。
[0096]如上所述，根據(jù)本實施方式，在單元的設(shè)計數(shù)據(jù)中，在配置在單元上端以及下端的擴散布線的左右兩端設(shè)置第一運算用層，在離該擴散布線的左右兩端最近的接點設(shè)置第二運算用層。另外，關(guān)于雙高度單元，在單元高度方向上的中央部設(shè)置了從單元框向左右延伸的第三運算用層。并且，針對布局設(shè)計數(shù)據(jù)進行如下運算處理:針對第一運算用層與第三運算用層重疊的部分來刪除擴散布線，并針對第二運算用層與第三運算用層重疊的部分來刪除接點。根據(jù)這種設(shè)計流程，關(guān)于配置在雙高度單元的中央部的晶體管，無需根據(jù)與相鄰配置的單元之間的布局規(guī)則進行分割，能夠形成柵極寬度大的一個晶體管。
[0097]另外，在本實施方式中，雖然將擴散布線上的接點與晶體管上的接點配置在相同的柵格上，但也可以采用錯開半個柵格的形式。在這種情況下，就變得無需使用用于刪除擴散布線上的接點的第二運算層，能夠?qū)⒔狱c平均地配置。
[0098](第四實施方式)
[0099]在第四實施方式中也遵循圖9的設(shè)計流程。即，使用具有運算用層的單元的設(shè)計數(shù)據(jù)來制作布局設(shè)計數(shù)據(jù)，然后，進行如下運算處理:針對第一運算用層與第三運算用層重疊的部分來刪除擴散布線，并針對第二運算用層與第三運算用層重疊的部分來刪除接點。
[0100]圖16是表示本實施方式的單一高度單元的設(shè)計數(shù)據(jù)的圖。圖16的結(jié)構(gòu)與圖10大致相同。不過，在P阱PW的兩端分別配置了偽柵極DG11、DG13 ;在N阱NW的兩端分別配置了偽柵極DG12、DG14。
[0101]圖17是表示本實施方式的雙高度單元的設(shè)計數(shù)據(jù)的圖。圖17的結(jié)構(gòu)與圖11大致相同。不過，在N阱NW的兩端分別配置了偽柵極DG291、DG292 ;在下側(cè)的P阱PW的兩端分別配置了偽柵極DG21、DG25 ;在上側(cè)的P阱PW的兩端分別配置了偽柵極DG24、DG28。偽柵極DG291、DG292以橫跨單元高度方向上的單元中央部的方式在N阱NW的幾乎整個范圍內(nèi)延伸。因此，偽柵極DG291、DG292的單元高度方向上的長度變得比晶體管MP21、MP23的柵極寬度長。
[0102]圖18是在布局設(shè)計工序Sll以及層運算處理工序S12中制成以及修改的布局設(shè)計數(shù)據(jù)，相當于本實施方式的半導(dǎo)體集成電路裝置的布局俯視圖。圖18表示在圖17所示的雙高度單元CLl的單元寬度方向上的兩側(cè)配置了圖16所示的單一高度單元CL2a、CL2b、CL2c的結(jié)構(gòu)。單元CLl、CL2a、CL2b和CL2c，以單元框的下端在單元高度方向上在相同位置對齊的方式配置。另外，省略了在布局設(shè)計工序Sll形成的標準單元之間的布線。
[0103]在圖18中，與圖13相同，通過布局運算處理工序S12，刪除了單元CL2a的P+擴散布線102a的從單元右端到距離1/2SP為止的范圍、以及單元CL2b的P+擴散布線102b的從單元左端到距離1/2SP為止的范圍。即，在單元CLl的晶體管MP21的擴散區(qū)域與單元CL2a的P+擴散布線102a之間、以及單元CLl的晶體管MP23的擴散區(qū)域與單元CL2b的P+擴散布線102b之間空出了間隔SP。因此，偽柵極DG291、DG292與擴散布線不重疊，不會形成不需要的晶體管。由此，能夠抑制單元CLl的晶體管的柵極電極的形狀偏差。
[0104]如上所述，根據(jù)本實施方式，關(guān)于配置在雙高度單元的中央部的晶體管，能夠在無需在其兩側(cè)形成不需要的晶體管的情況下配置偽柵極。由此，能夠抑制配置在雙高度單元的中央部的晶體管的柵極電極的形狀偏差。
[0105]另外，在圖18中，雖然相對于在第三實施方式所示的圖13的結(jié)構(gòu)形成了追加了偽柵極的結(jié)構(gòu)，但即使在對于第一以及第二實施方式所示的結(jié)構(gòu)，同樣追加了偽柵極的情況下，也能夠獲得相同的效果，這一點是不言而喻的。例如，在圖3或圖6的布局中，在單元CLl的晶體管MP23的擴散區(qū)域D_MP23與單元CL2的P+擴散布線102相對置的區(qū)間，可以按照沿單元高度方向延伸的方式配置偽柵極。即，在上述各實施方式中，在多高度單元的矩形晶體管擴散區(qū)域和與其相對置的相鄰單元的擴散布線之間未配置柵極布線，或只配置一根柵極布線。
[0106]另外，雖然在上述各實施方式中，以在雙高度單元的中央部配置了 N阱，并在該N阱中相鄰地配置了其他單元的擴散布線的結(jié)構(gòu)為例進行了說明，但并不局限于此，例如，即使是在雙高度單元的中央部配置了 P阱，并在該P阱中相鄰地配置了其他單元的擴散布線的結(jié)構(gòu)，也能夠與上述 各實施方式同樣地適用。
[0107]另外，雖然在上述各實施方式中以在雙高度單元中相鄰地配置其他單元的結(jié)構(gòu)為例進行了說明，但不局限于雙高度單元，只要是具有基準單元高度的N倍(N為2以上的整數(shù))的單元高度的多高度單元與其他單元相鄰配置的結(jié)構(gòu)，就能夠適用上述各實施方式。即，只要是多高度單元具有大的阱區(qū)域、并且其他單元的擴散布線與該阱區(qū)域相鄰配置的結(jié)構(gòu)，上述各實施方式就有效。
[0108]另外，雖然在上述各實施方式中以配置在單元的上下端的擴散布線與晶體管的源極區(qū)域連接的結(jié)構(gòu)為例進行了說明，但即使是例如將配置在單元的上下端的擴散布線的P/N顛倒、并將該擴散布線用于固定基板電位的結(jié)構(gòu)，也能夠獲得相同的效果。例如，圖19是相對于圖1的單一高度單元而變更成將擴散布線用于基板電位固定的結(jié)構(gòu)的例子。在圖19中，N+擴散布線102A用于N阱NW的電位固定；P+擴散布線107A用于P阱PW的電位固定。
[0109]產(chǎn)業(yè)上的可利用性
[0110]根據(jù)本發(fā)明，在半導(dǎo)體集成電路裝置中，能夠比以往進一步提高多高度單元中的晶體管的驅(qū)動能力。因此，對于例如LSI的面積減小或性能提聞很有效。
[0111]附圖標號的說明
[0112]CLl雙高度單 元(第一單元)[0113]CL2，CL2b舉一高度單元(第二舉元)
[0114]CL2A, CL2B雙高度單元(第二單元)
[0115]CL3單元(第三單元)
[0116]CL4單元(第四單元)
[0117]101電源布線(第一金屬布線)
[0118]102,102b, 102A P+擴散布線(第一擴散布線)
[0119]103接點
[0120]106接地布線(第二金屬布線)
[0121]107，107AN+擴散布線(第二擴散布線)
[0122]108接點
[0123]206接地布線(第三金屬布線)
[0124]207N+擴散布線(第三擴散布線)
[0125]208接點
[0126]301電源布線(第一金屬布線)`
[0127]302P+擴散布線(第一擴散布線)
[0128]303接點
[0129]D_MP23晶體管MP23的源極擴散區(qū)域(第一晶體管擴散區(qū)域)
[0130]D_MP11晶體管MPll的漏極擴散區(qū)域(第一擴散區(qū)域)
[0131]D_MN31晶體管麗11的源極擴散區(qū)域(第二晶體管擴散區(qū)域)
[0132]DG291, DG292 偽柵極
[0133]BLl, BL2單元邊界
【權(quán)利要求】
1.一種半導(dǎo)體集成電路裝置，其配置了多個單元， 上述多個單元包括: 第一單元，其是具有基準單元高度的N倍的單元高度的多高度單元，N為2以上的整數(shù)；以及 第二單元，其在單元寬度方向上與上述第一單元相鄰配置， 上述第二單元具有: 第一金屬布線，其在單元高度方向上的一端，以沿單元寬度方向延伸的方式配置；以及第一擴散布線，其由在上述第一金屬布線之下以沿單兀寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成，并經(jīng)由接點與上述第一金屬布線連接， 上述第一單元具有: 第一晶體管擴散區(qū)域，其在單元寬度方向上與上述第一擴散布線相對置，且以在單元高度方向上橫跨上述第一金屬布線的單元寬度方向上的延長區(qū)域的方式形成，并構(gòu)成晶體管， 上述第一擴散布線在單元寬度方向上，與上述第一單元和上述第二單元之間的單元邊界相間隔地配置。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征為， 上述第二單元是具有上述 基準單元高度的單一高度單元，并且具有第二金屬布線，該第二金屬布線在單元高度方向上的另一端，以沿單元寬度方向延伸的方式配置， 上述第一單元具有第三金屬布線，該第三金屬布線在單元高度方向上的一端，以沿單元寬度方向延伸的方式配置， 上述第二單元的上述第二金屬布線與上述第一單元的上述第三金屬布線，以在單元寬度方向上呈一條直線上的方式配置，并彼此連接。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路裝置，其特征為， 上述第二單元還具有: 第二擴散布線，其由以在上述第二金屬布線之下沿單元寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成，并經(jīng)由接點與上述第二金屬布線連接， 上述第二擴散布線在單元寬度方向上，與上述第一單元和上述第二單元之間的單元邊界相間隔地配置。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路裝置，其特征為， 上述第一單元還具有: 第三擴散布線，其由在上述第三金屬布線之下以沿單元寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成，并經(jīng)由接點與上述第三金屬布線連接， 上述第三擴散布線在單元寬度方向上，與上述第一單元和上述第二單元之間的單元邊界相間隔地配置。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路裝置，其特征為， 在上述第一單元中， 對上述第三金屬布線和上述第 三擴散布線進行連接的接點的配置位置，在單元寬度方向上，與在構(gòu)成晶體管的擴散區(qū)域中形成的接點的配置位置相錯開。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路裝置，其特征為，上述第一單元中的對上述第三金屬布線和上述第三擴散布線進行連接的接點當中的離上述單元邊界最近的接點和上述單元邊界之間的間隔、與上述第二單元中的對上述第二金屬布線和上述第二擴散布線進行連接的接點當中的離上述單元邊界最近的接點和上述單元邊界之間的間隔相等。
7.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路裝置，其特征為， 上述多個單元包括: 在單元寬度方向上相鄰配置的第三以及第四單元， 上述第三以及第四單元以與上述第一以及第二單元共同擁有上述第二以及第三金屬布線的方式在單元高度方向上相鄰配置， 上述第三以及第四單元的單元寬度方向上的單元邊界的位置與上述第一以及第二單元的單元寬度方向上的單元邊界的位置相錯開， 由以在上述第二以及第三金屬布線之下沿單元寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成、并經(jīng)由接點與上述第二以及第三金屬布線連接的第二擴散布線，橫跨上述第一以及第二單元的單元寬度方向上的單元邊界地連續(xù)配置。
8.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路裝置，其特征為， 上述第二單元還具有: 第二擴散布線，其由以在上述第二金屬布線之下沿單元寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成，并經(jīng)由接點與上述第二金屬布線連接， 上述第二單元中的對上述第一金屬布線和上述第一擴散布線進行連接的接點當中的離上述單元邊界最近的接點與上述單元邊界之間的間隔，比上述第二單元中的對上述第二金屬布線和上述第二擴散布線進行連接的接點當中的離上述單元邊界最近的接點與上述單元邊界之間的間隔大。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征為， 在上述第二單元中， 對上述第一金屬布線和上述第一擴散布線進行連接的接點的配置位置，在單元寬度方向上，與在構(gòu)成晶體管的各擴散區(qū)域中形成的接點的配置位置相錯開。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征為， 上述第二單元是具有基準單元高度的M倍的單元高度的多高度單元，M為2以上的整數(shù)， 上述第一單元還具有: 第三金屬布線，其在單元高度方向上的一端，以沿單元寬度方向延伸的方式配置；和第三擴散布線，其由以在上述第三金屬布線之下沿單元寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成，并經(jīng)由接點與上述第三金屬布線連接， 上述第二單元具有: 第二晶體管擴散區(qū)域，其在單元寬度方向上與上述第三擴散布線相對置，且以在單元高度方向上橫跨上述第三金屬布線 的單元寬度方向上的延長區(qū)域的方式形成，并構(gòu)成晶體管， 上述第三擴散布線在單元寬度方向上，與上述第一單元和上述第二單元之間的單元邊界相間隔地配置。
11.根據(jù)權(quán)利要求1~10的任意一項所述的半導(dǎo)體集成電路裝置，其特征為， 在上述第一晶體管擴散區(qū)域與上述第一擴散布線相對置的區(qū)間，以沿單元高度方向延伸的方式形成偽柵極。
12.—種半導(dǎo)體集成電路裝置，配置了多個單元， 上述多個單元包括: 第一單元，其是具有基準單元高度的N倍的單元高度的多高度單元，N為2以上的整數(shù)；以及 第二單元，其在單元寬度方向上，與上述第一單元相鄰配置， 上述第二單元具有: 第一金屬布線，其在單元高度方向上的一端，以沿單元寬度方向延伸的方式配置；第一擴散布線，其由在上述第一金屬布線之下以沿單兀寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成，并經(jīng)由接點與上述第一金屬布線連接；以及第一擴散區(qū)域，其構(gòu)成晶體管， 上述第一單元具有: 第一晶體管擴散區(qū)域，其在單元寬度方向上，與上述第一擴散布線以及上述第一擴散區(qū)域相對置，且以在單元高度方向上橫跨上述第一金屬布線的單元寬度方向上的延長區(qū)域的方式形成，并構(gòu)成晶體管 ， 上述第一擴散布線與上述第一晶體管擴散區(qū)域的間隔為:上述第一擴散區(qū)域與上述第一晶體管擴散區(qū)域的最小間隔以上。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路裝置，其特征為， 上述第二單元是具有上述基準單元高度的單一高度單元，并具有第二金屬布線，該第二金屬布線在單元高度方向上的另一端，以沿單元寬度方向延伸的方式配置， 上述第一單元具有第三金屬布線，該第三金屬布線在單元高度方向上的一端，以沿單元寬度方向延伸的方式配置， 上述第二單元的上述第二金屬布線與上述第一單元的上述第三金屬布線，以在單元寬度方向上呈一條直線上的方式配置，并彼此連接。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路裝置，其特征為， 上述第二單元還具有: 第二擴散布線，其由以在上述第二金屬布線之下沿單元寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成，并經(jīng)由接點與上述第二金屬布線連接， 上述第二單元中的對上述第一金屬布線和上述第一擴散布線進行連接的接點當中的在單元寬度方向上離上述第一晶體管擴散區(qū)域最近的接點與上述第一晶體管擴散區(qū)域之間的在單元寬度方向上的間隔，比上述第二單元中的對上述第二金屬布線和上述第二擴散布線進行連接的接點當中的在單元寬度方向上離上述第一晶體管擴散區(qū)域最近的接點與上述第一晶體管擴散區(qū)域之間的在單元寬度方向上的間隔大。
15.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路裝置，其特征為， 在上述第二單元中， 對上述第一金屬布線 和上述第一擴散布線進行連接的接點的配置位置，在單元寬度方向上，與在構(gòu)成晶體管的各擴散區(qū)域 中形成的接點的配置位置相錯開。
16.根據(jù)權(quán)利要求12~15的任意一項所述的半導(dǎo)體集成電路裝置，其特征為， 在上述第一晶體管擴散區(qū)域與上述第一擴散布線相對置的區(qū)間，以沿單元高度方向延伸的方式形成偽柵極。
17.一種半導(dǎo)體集成電路裝置，其配置了多個單元， 上述多個單元包括: 第一單元，其是具有基準單元高度的N倍的單元高度的多高度單元，N為2以上的整數(shù)；以及 第二單元，其在單元寬度方向上，與上述第一單元相鄰配置， 上述第二單元具有: 第一金屬布線，其在單元高度方向上的一端，以沿單元寬度方向延伸的方式配置；以及第一擴散布線，其由在上述第一金屬布線之下以沿單兀寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成，并經(jīng)由接點與上述第一金屬布線連接， 上述第一單元具有: 矩形的第一晶體管擴散區(qū)域，其在單元寬度方向上與上述第一擴散布線相對置，且以在單元高度方向上橫跨上述第一金屬布線的單元寬度方向上的延長區(qū)域的方式形成，并構(gòu)成晶體管， 在上述第一擴散布線與上 述第一晶體管擴散區(qū)域之間未配置柵極布線、或者只配置了一根柵極布線。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路裝置，其特征為， 上述第二單元是具有上述基準單元高度的單一高度單元，并具有第二金屬布線，該第二金屬布線在單元高度方向上的另一端，以沿單元寬度方向延伸的方式配置， 上述第一單元具有第三金屬布線，該第三金屬布線在單元高度方向上的一端，以沿單元寬度方向延伸的方式配置， 上述第二單元的上述第二金屬布線與上述第一單元的上述第三金屬布線以在單元寬度方向上呈一條直線上的方式配置，并彼此連接。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路裝置，其特征為， 上述第二單元還具有: 第二擴散布線，其由以在上述第二金屬布線之下沿單元寬度方向延伸的方式形成的雜質(zhì)擴散區(qū)域形成，并經(jīng)由接點與上述第二金屬布線連接， 上述第二單元中的對上述第一金屬布線和上述第一擴散布線進行連接的接點當中的在單元寬度方向上離上述第一晶體管擴散區(qū)域最近的接點與上述第一晶體管擴散區(qū)域之間的在單元寬度方向上的間隔，比上述第二單元中的對上述第二金屬布線和上述第二擴散布線進行連接的接點當中的在單元寬度方向上離上述第一晶體管擴散區(qū)域最近的接點與上述第一晶體管擴散區(qū)域之間的在單元寬度方向上的間隔大。
20.根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路裝置，其特征為， 在上述第二單元中， 對上述第一金屬布線和上述第一 擴散布線進行連接的接點的配置位置，在單元寬度方向上，與在構(gòu)成晶體管的各擴 散區(qū)域中形成的接點的配置位置相錯開。
【文檔編號】H01L21/82GK103890929SQ201180074485
【公開日】2014年6月25日 申請日期:2011年10月31日 優(yōu)先權(quán)日:2011年10月31日
【發(fā)明者】林幸太郎, 西村英敏 申請人:松下電器產(chǎn)業(yè)株式會社