專利名稱：沒有編程干擾的三晶體管(n/p/n)非易失性存儲器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明公開的實(shí)施例涉及集成電路存儲器器件，尤其涉及一種沒有編程干擾并且具有N/P/N結(jié)構(gòu)以適應(yīng)非常小面積的三晶體管非易失性存儲器(NVM)單元。
背景技術(shù)：
Poplevine等人于2007年I月16日授權(quán)的美國專利No. 7，164，606B1公開了一種全PMOS四晶體管非易失性存儲器(NVM)單元,該NVM單元利用反向Fowler-Nordheim隧穿進(jìn)行編程。美國專利No. 7，164，606通過引用整體結(jié)合于此，以提供關(guān)于本發(fā)明的背景信 肩、O參考圖1，如美國專利No. 7，164，606所公開的，NVM陣列包含具有共同連接的浮柵的全PMOS四晶體管NVM單元，根據(jù)對該NVM陣列進(jìn)行編程的方法，對于該陣列中待編程的每一單元,該單元的所有電極被接地。然后，將禁止電壓Vn施加到該單元的讀取晶體管P1^的連接管體的源極區(qū)1、該單元的擦除晶體管P6的共同連接的漏極區(qū)、管體區(qū)、源極區(qū)以及讀取晶體管匕的漏極區(qū)W。該單元的編程晶體管源極區(qū)Vp和漏極區(qū)Dp被接地。編程晶體管Pw的管體Vnw是可選的；其可以被接地或其可保持在禁止電壓VN。對于該NVM陣列中未被選擇進(jìn)行編程的所有單元，將禁止電壓Vn施加到\、Ve和&電極，且還將禁止電壓Vn施加到Vp、Dp和Vnw電極。然后，該單元的控制晶體管P。的控制柵極電壓V。在編程時間Tpms內(nèi)從OV掃描到最大編程電壓V ax。然后，控制柵極電壓V。從最大編程電壓Vanax斜降到0V。然后，該單元的所有電極和禁止電壓被返回至地。在上述編程順序期間，未編程的NVM單元的讀取晶體管匕以及編程晶體管Pw的漏極區(qū)和源極區(qū)被設(shè)置為固定的禁止電壓Vn，同時V6電極被設(shè)置為電壓Vn并且V。電極被從OV斜升到Vemax。因此，負(fù)電荷仍然陷于未編程的NVM單元的浮柵，即使該量小于陷于已編程單元的浮柵的負(fù)電荷。這將未編程單元的浮柵的電平設(shè)置為比已編程單元的浮柵的電平高約VN。這意味著已編程單元的浮柵與未編程單元的浮柵之間的最大可能電平差是VN。在此條件下的未編程單元被稱為受擾單元。因此，‘606專利所公開的全PMOS四晶體管NVM單元編程技術(shù)提供了低電流消耗和簡單編程順序兩個優(yōu)點(diǎn)，其中低電流消耗提供在無需高電流電源的情況下同時對大量單元進(jìn)行編程的能力，盡管如此，非常期望具有一種可用NVM單元，其維持低編程電流的益處，但還避免受擾單元條件。

發(fā)明內(nèi)容
實(shí)施例提供一種非易失性存儲器(NVM)單元結(jié)構(gòu)，其包含NM0S控制晶體管，其具有共同連接以接收控制電壓的源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；PMOS擦除晶體管，其具有共同連接以接收擦除電壓的源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；NMOS數(shù)據(jù)晶體管，其具有源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極。
其他實(shí)施例提供一種對非易失性存儲器(NVM)單元進(jìn)行編程的方法，該NVM單元包含NM0S控制晶體管，其具有共同連接以接收控制電壓的源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；PMOS擦除晶體管，其具有共同連接以接收擦除電壓的源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；NMOS數(shù)據(jù)晶體管，其具有源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極，NVM單元編程方法包括將控制電壓和擦除電壓從OV分別斜升到預(yù)定最大控制電壓V。.和預(yù)定最大擦除電壓Vemax,同時設(shè)置NMOS數(shù)據(jù)晶體管的源極電壓和漏極電壓為0V。其他實(shí)施例提供一種對非易失性存儲器(NVM)陣列進(jìn)行編程的方法，該NVM陣列包含多行NVM單元，陣列中的每一個NVM單元包含NM0S控制晶體管，其具有共同連接以接收控制電壓的源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；PMOS擦除晶體管，其具有共同連接以接收擦除電壓的源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；NMOS數(shù)據(jù)晶體管，其具有源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極，NVM陣列編程方法包括對于陣列中待編程的那些NVM單元，將控制電壓和擦除電壓從OV分別斜升到預(yù)定最大控制電壓Vanax和預(yù)定最 大擦除電壓Vemax,同時設(shè)置該單元的NMOS數(shù)據(jù)晶體管的源極電壓和漏極電壓為0V。在考慮本發(fā)明的以下詳細(xì)描述和附圖后，將更加全面地理解和了解本發(fā)明的各方面的特征和優(yōu)點(diǎn)，在本發(fā)明的詳細(xì)描述和附圖中陳述了利用了本發(fā)明的概念的說明性實(shí)施例。


圖1是示出全PMOS四晶體管NVM單元的示意圖。圖2是示出三晶體管NVM單元的實(shí)施例的示意圖。圖3是示出圖1的全PMOS四晶體管NVM單元布局的剖面圖。圖4是示出圖2的三晶體管NVM單元布局的實(shí)施例的剖面圖。圖5是示出圖2的三晶體管NVM單元布局的替換實(shí)施例的剖面圖。圖6是示出三晶體管NVM單元陣列的實(shí)施例的框圖。
具體實(shí)施例方式圖2示出三晶體管非易失性存儲器(NVM)單元結(jié)構(gòu)200的實(shí)施例。該NVM單元結(jié)構(gòu)200包含NMOS控制晶體管Nc^PMOS擦除晶體管Pe以及NMOS數(shù)據(jù)晶體管Nd，其中NMOS控制晶體管N。具有共同連接以接收控制電壓V。的源極電極、漏極電極和管體區(qū)電極，以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)FG的柵極電極；PM0S擦除晶體管Pe具有共同連接以接收擦除電壓Ve的源極電極、漏極電極和管體區(qū)電極，以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)FG的柵極電極；NM0S數(shù)據(jù)晶體管Nd具有源極電極、漏極電極和管體區(qū)電極，以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)FG的柵極電極。因此，圖2的實(shí)施例將圖1中示出的全PMOS四晶體管NVM單元修改為三晶體管NVM單元200。其將控制晶體管從PMOS改變?yōu)榫哂懈綦x的P阱的NMOS (圖4)并且用一個NMOS數(shù)據(jù)晶體管替換PMOS讀取晶體管和PMOS編程晶體管，因此提供了一種NM0S-PM0S-NM0S三晶體管結(jié)構(gòu)，相比于圖3示出的通常具有大N阱間隔的全PMOS結(jié)構(gòu)，該NM0S-PM0S-NM0S三晶體管結(jié)構(gòu)具有更緊湊的布局面積。數(shù)據(jù)晶體管的襯底區(qū)可以是如圖4中所示的共同P襯底，或者可以是如圖5中所示的隔離的P阱。在圖3、圖4和圖5中的每一個中，在垂直虛線之間的區(qū)域表示一個NVM單元。圖6示出包含三晶體管NVM單元的NVM單元陣列的實(shí)施例。在圖6的NVM單元陣列架構(gòu)中，陣列的行具有分離的I電極和V。電極，以使得能夠進(jìn)行逐行編程的方法。在編程順序期間，如以下進(jìn)一步地討論(參見編程順序)，待編程的選定行的Ne電極和V。電極從OV分別地斜升到預(yù)定最大擦除電壓Vanax和預(yù)定最大控制電壓VMax，同時將BI電極或B2電極或者它們兩個設(shè)置為0V。針對不被編程(禁止編程)的選定行，Ve電極和Vc電極從OV分別地斜升到預(yù)定最大擦除電壓Vraiax和預(yù)定最大控制電壓VMax，同時將BI電極或B2電極或者它們兩個設(shè)置為禁止電壓VN。未選定行的Ve電極和V。電極保持在0V。因此，未選定行中的NVM單元將不會被編程或擦除狀態(tài)干擾，這與BI電極和B2電極的電壓值無關(guān)。這消除了 NVM陣列中在BI電極和B2電極上需要傳輸門晶體管，從而保持陣列的尺寸較小。1_和1_電平被選擇為使得在擦除順序(參見以下擦除條件)和編程順序之后， 已編程單元的浮柵電壓處于Vra，并且未編程單元的浮柵電壓處于Vrc2，其中Vrci和VFe2低于0V,并且 Vfgi 小于 Vfg2 (例如，VFG1=-4V 并且 Vfg2=-1V)。在讀取順序期間，如以下進(jìn)一步地討論(見讀取條件)，未選定行的\電極和V。電極被設(shè)置為0V，同時將待讀取的選定行的\電極和V。電極設(shè)置為預(yù)定的最大讀取電壓Vrmaxj 使得 Vrmax+VF(；1 低于 OV 并且 VM+VFe2 高于 OV (例如，Vrmax=3V,從而 vM+vFei=-1 并且Vrmax+VFG2=+2V)0同樣，針對陣列中的所有NVM單元，BI電極被設(shè)置為OV并且B2電極被設(shè)置為正電壓，使得BI電極和B2電極之間的電壓差足以能夠讀取，同時防止干擾已編程的單元(例如，約IV)，反之亦然。因此，在該讀取條件下，來自未選定行的所有NVM單元將產(chǎn)生零電流輸出，并且來自待讀取的選定行的未編程單元將產(chǎn)生非零電流輸出。NVM單元和NVM單元陣列保持了上面關(guān)于美國專利No. 7，164，606B1所描述的反向Fowler-Nordheim隧穿編程方法的優(yōu)點(diǎn)。參考圖2和圖6，用于陣列行中圖2的NVM單元200的編程、擦除和讀取順序的總結(jié)如下編程順序1.所有的電極被設(shè)置為0V。2.對于待編程的選定行，將BI電極設(shè)置為OV并且將B2電極設(shè)置為懸浮，或者將B2電極設(shè)置為OV并且將BI電極設(shè)置為懸浮，或者將兩個電極都設(shè)置為0V，然后將選定行的V。電極從OV斜升到Vemax,并且將選定行的Ve電極從OV斜升到Vemax,將其保持預(yù)定編程時間Tpms的持續(xù)時間。(相比于美國專利No. 7，164，606公開的用于全PMOS四晶體管NVM單元的編程順序，為了防止正向偏置形成在隔離的P阱和N阱之間的PN 二極管，現(xiàn)在使Ve電極連同控制V。電極一起斜升)。然后使選定行的V。電極從V。.斜降到0V，并且使選定行的\電極從Vraiax斜降到0V。選定行的Vpw電極被設(shè)置為0V。3.對于不編程的選定行(禁止編程)，將BI電極設(shè)置為禁止電壓Vn并且將B2電極設(shè)置為懸浮，或者將B2電極設(shè)置為禁止電壓并且將BI電極設(shè)置為懸浮，或者將兩個電極都設(shè)置為禁止電壓VN，然后將選定行的V。電極從OV斜升到V ax，并且將選定行的Ve電極從OV斜升到Vemax,并且將這些電壓保持預(yù)定編程時間Tpms的持續(xù)時間(相比于美國專利No. 7，164，606公開的用于全PMOS四晶體管NVM單元的編程順序，為了防止正向偏置形成在隔離的P阱和N阱之間的PN 二極管，現(xiàn)在使\電極連同V。電極一起斜升，參見圖4和圖5)。然后使選定行的V。電極從Vemax斜降到0V，并且使選定行的Ve電極從Vemax斜降到0V。選定行的Vpw電極被設(shè)置為0V。4.針對未選定行，保持這些行的V。和Ve電極處于0V，BI電極為OV或禁止電壓VN，或者B2電極為OV或禁止電壓VN。5.將電壓SVn的所有電極返回到0V。在此之后，完成編程順序，其中選定行中的已編程單元已經(jīng)被編程，并且選定行中的未編程單元(禁止編程)不會被編程，同時在未選定行中的未編程單元不會被編程并且處于不被干擾的條件。擦除條件 將Ve電極從OV斜升到最大擦除電壓V_x，將其保持預(yù)定擦除時間的持續(xù)時間，并且將Ve電極從最大擦除電壓Vemax斜降回到0V。所有其他的單元電極被設(shè)置為0V。讀取條件設(shè)置BI電極為OV并且設(shè)置B2電極為約IV的電壓差(例如，足以能夠讀取單元電流同時防止對已編程單元造成干擾的電壓)，反之亦然。設(shè)置待讀取的選定行的VcJP V6電極為最大讀取電壓VMax，并且設(shè)置未選定行的V。和Ve電極為0V。所有其他的電極被設(shè)置為OVo本領(lǐng)域技術(shù)人員將理解，編程、擦除和讀取操作中所利用的電平將取決于NVM單元200的NMOS和PMOS器件中所利用的柵極氧化物的厚度。例如，對于60 80Λ的柵極氧化物厚度而言，Vn =3. 3V，Vemax=Vemax =10V，其中Tprog=Terase^=20-50毫秒。對于ΠθΑ的柵極氧化物厚度而言，VN =5· 0V, Vemax=VemajT=IeV,其中 TpMg=TeMse =20-50 毫秒應(yīng)理解，通過示例提供了上面所述的特定實(shí)施例，且在不偏離如所附權(quán)利要求及其等價物中所表達(dá)的要求保護(hù)的主題的范圍的情況下，本領(lǐng)域的技術(shù)人員可以想到其他修改。
權(quán)利要求
1.一種非易失性存儲器(NVM)單元結(jié)構(gòu)，其包括 NMOS控制晶體管，其具有共同連接以接收控制電壓的源極電極、漏極電極和管體區(qū)電極，并且具有連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極； PMOS擦除晶體管，其具有共同連接以接收擦除電壓的源極電極、漏極電極和管體區(qū)電極，并且具有連接到所述數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；以及 NMOS數(shù)據(jù)晶體管，其具有源極電極、漏極電極和管體區(qū)電極，并且具有連接到所述數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極。
2.一種對非易失性存儲器(NVM)單元進(jìn)行編程的方法，所述NVM單元包括NM0S控制晶體管，其具有共同連接以接收控制電壓的源極電極、漏極電極和管體區(qū)電極，并且具有連接到所述數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；PMOS擦除晶體管，其具有共同連接以接收擦除電壓的源極電極、漏極電極和管體區(qū)電極，并且具有連接到所述數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；以及NMOS數(shù)據(jù)晶體管，其具有源極電極、漏極電極和管體區(qū)電極，并且具有連接到所述數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極，NVM單元編程方法包括將所述控制電壓和所述擦除電壓從OV分別斜升到預(yù)定最大控制電壓Vanax和預(yù)定最大擦除電壓Vraiax，同時設(shè)置所述NMOS數(shù)據(jù)晶體管的源極電壓和漏極電壓為OV。
3.根據(jù)權(quán)利要求2所述的方法，還包括 設(shè)置所有電極為OV ； 設(shè)置所述數(shù)據(jù)晶體管的所述源極電極為OV并且設(shè)置所述數(shù)據(jù)晶體管的所述漏極電極為懸浮，或者設(shè)置所述數(shù)據(jù)晶體管的所述漏極電極為OV并且設(shè)置所述數(shù)據(jù)晶體管的所述源極電極為懸浮，或者設(shè)置兩個電極均為0V，設(shè)置所述數(shù)據(jù)晶體管的所述管體區(qū)為0V，然后將所述控制電壓從OV斜升到所述預(yù)定最大控制電壓Vemax,并且將所述擦除電壓從OV斜升到所述預(yù)定最大擦除電壓Vanax，并且將這些電壓保持預(yù)定編程時間Tpms，然后將所述控制電壓從V。.斜降到OV并且將所述擦除電壓從Vraiax斜降到0V。
4.根據(jù)權(quán)利要求3所述的方法，其中所述預(yù)定的最大控制電壓Vanax和所述預(yù)定的最大擦除電壓Vemax兩者都大約為10V，并且所述預(yù)定編程時間Tpms大約為20-50毫秒。
5.根據(jù)權(quán)利要求3所述的方法，其中所述預(yù)定最大控制電壓Vanax和所述預(yù)定最大擦除電壓Vemax都大約為16V，并且所述預(yù)定編程時間Tprog大約為20-50毫秒。
6.一種對非易失性存儲器(NVM)單元陣列進(jìn)行編程的方法，所述NVM單元陣列包括多行NVM單元，所述陣列中的每個所述NVM單元包括NM0S控制晶體管，其具有共同連接以接收控制電壓的源極電極、漏極電極和管體區(qū)電極，并且具有連接到所述數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；PMOS擦除晶體管，其具有共同連接以接收擦除電壓的源極電極、漏極電極和管體區(qū)電極，并且具有連接到所述數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；以及NMOS數(shù)據(jù)晶體管，其具有源極電極、漏極電極和管體區(qū)電極，并且具有連接到所述數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極，NVM單元陣列編程方法包括對于所述陣列中待編程的那些NVM單元，將所述控制電壓和所述擦除電壓從OV分別斜升到預(yù)定最大控制電壓Vanax和預(yù)定最大擦除電壓V_x，同時設(shè)置所述單元的NMOS數(shù)據(jù)晶體管的所述源極電極和所述漏極電極為0V。
7.根據(jù)權(quán)利要求6所述的方法，還包括 設(shè)置所有電極為OV ； 針對選定陣列行中被選擇進(jìn)行編程的每一個NVM單元，設(shè)置所述數(shù)據(jù)晶體管的所述源極電極為OV并且設(shè)置所述數(shù)據(jù)晶體管的所述漏極電極為懸浮，或者設(shè)置所述數(shù)據(jù)晶體管的所述漏極電極為OV并且設(shè)置所述數(shù)據(jù)晶體管的所述源極電極為懸浮，或者設(shè)置兩個電極均為0V，設(shè)置所述數(shù)據(jù)晶體管的管體區(qū)為0V，然后將選定行的所述控制電壓從OV斜升到所述預(yù)定最大控制電壓V。.，并且將選定行的所述擦除電壓從OV斜升到所述預(yù)定最大擦除電壓Vemax,并且將這些電壓保持預(yù)定編程時間Tprog，然后將所述控制電壓從Vcmax斜降到OV并且將所述擦除電壓從Vemax斜降到OV ； 針對所述選定陣列行中未被選擇進(jìn)行編程的每一個NVM單元，設(shè)置所述數(shù)據(jù)晶體管的所述源極電極為禁止電壓Vn并且設(shè)置所述數(shù)據(jù)晶體管的所述漏極電極為懸浮，或者設(shè)置所述數(shù)據(jù)晶體管的所述漏極電極為所述禁止電壓Vn并且設(shè)置所述數(shù)據(jù)晶體管的所述源極電極為懸浮，或者設(shè)置兩個電極均為所述禁止電壓Vn，然后將所述選定行的所述控制電壓從OV斜升到Vemax,并且將所述選定行的所述擦除電壓從OV斜升到Vemax,并且將這些電壓保持預(yù)定編程時間TPMg，然后將所述選定行的所述控制電壓從Vcmax斜降到0V，并且將所述選定行的所述擦除電壓從Vemax斜降到OV ； 針對未被選擇進(jìn)行編程的陣列行中的每一個NVM單元，設(shè)置所述控制電壓和所述擦除電壓為0V，設(shè)置所述數(shù)據(jù)晶體管的所述源極電極為OV或者所述禁止電壓Vn，或者設(shè)置所述數(shù)據(jù)晶體管的所述漏極電極為OV或所述禁止電壓Vn ;以及將具有所述禁止電壓Vn的所有電極返回至OV。
8.根據(jù)權(quán)利要求7所述的方法，其中所述預(yù)定最大控制電壓Vanax和所述預(yù)定最大擦除電壓Vemax都大約為10V，并且所述預(yù)定編程時間Tprog大約為20-50毫秒。
9.根據(jù)權(quán)利要求7所述的方法，其中所述預(yù)定最大控制電壓Vanax和所述預(yù)定最大擦除電壓Vemax都大約為16V，并且所述預(yù)定編程時間Tprog大約為20-50毫秒。
全文摘要
一種非易失性存儲器(NVM)單元結(jié)構(gòu)，其包括NMOS控制晶體管，其具有共同連接以接收控制電壓的源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；PMOS擦除晶體管，其具有共同連接以接收擦除電壓的源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極；以及NMOS數(shù)據(jù)晶體管，其具有源極電極、漏極電極和管體區(qū)電極以及連接到數(shù)據(jù)存儲節(jié)點(diǎn)的柵極電極。
文檔編號H01L21/8247GK103003943SQ201180034993
公開日2013年3月27日 申請日期2011年7月12日 優(yōu)先權(quán)日2010年7月16日
發(fā)明者P·珀普立文, E·胡, U·可汗, A·J·富蘭克林 申請人:美國國家半導(dǎo)體公司