專利名稱：通過利用襯底圖案化的無掩膜工藝的位錯和應力管理以及設備制造方法
技術領域：
本發(fā)明涉及通過使用被圖案化的襯底來消除晶格失配和熱失配層的外延生長中的穿透位錯、層破裂和晶片彎曲的結構和方法。由于材料的選擇和層的厚度幾乎是沒有限制的，因此本發(fā)明還可以應用于需要厚外延層以便正確起作用的設備的制造，例如多結太陽能電池、發(fā)光二極管、半導體激光器、輻射成像檢測器和熱電設備。本發(fā)明對于需要較小厚度的失配外延層的微電子、光電子和光子電路的制造也是可行的。
背景技術：
通過把新的光和電功能性引入到CMOS平臺來擴充摩爾定律的嘗試、高效固態(tài)發(fā)光的實現(xiàn)、聚光光伏電池的制造、成像檢測器的制造(尤其是對于高能量電磁和粒子輻射)、以及熱電設備的制造都需要(以ー種形式或者另ー種形式)在彼此之上集成具有不同晶格參數(shù)的晶體材料。這基本上可以按兩種不同的途徑發(fā)生通過晶片鍵合或者通過“異質外延生長”。本申請屬于組合材料的第二種方法，尤其涉及其晶格參數(shù)相差多于百分之零點幾并且熱膨脹系數(shù)可能有很大不同的材料。與晶格失配有關的問題當兩種失配的材料在彼此上面外延生長時，其晶格參數(shù)的不同(錯配)導致機械應力，當超過某個限制時，所述應カ通過彈性弛豫或者塑性弛豫被釋放。在正常情況下，當在單晶襯底上進行具有足夠大錯配的淀積時，應カ弛豫會通過表面起皺的方式弾性地發(fā)生，例如以島的形式。然而，弾性弛豫不能在平坦的膜上進行。相反，對于較低的錯配，外延膜可能保持平坦，同時，一旦超過了某個臨界膜厚度，應カ就通過所謂的錯配位錯被塑性地釋放。最終，不管錯配的程度有多大，總會發(fā)生由界面錯配位錯造成的塑性弛豫。每當具有相當大的錯配位錯密度的界面被并入設備(例如晶體管)的活動區(qū)域中時，其性能會有很大程度的降級。因此，包含錯配位錯的界面通常需要在空間上與設備的活動區(qū)域隔開。但不幸的是，使具有錯配位錯的界面與設備的活動區(qū)域保持一定距離常常并不能保證其正確的性能。事實上，位錯很少會以錯配位錯的形式只位于兩種材料之間的界面處。相反，錯配位錯常常伴隨有延伸到生長膜的表面的穿透臂。而且，如果這些穿透位錯穿過異質外延生長層堆疊的活動區(qū)域，那么它們會對設備的功能非常有害。因此，穿透位錯的密度應當總體上保持盡可能的低。與熱膨脹失配有關的問題由于晶格錯配造成的位錯問題不是在彼此之上外延生長不同材料時所要克服的唯一障礙。在許多情況下，熱膨脹系數(shù)的失配同樣嚴重，尤其是當需要具有相對大厚度的層時，例如在像用于一般照明目的的高亮度發(fā)光二極管、多結太陽能電池、輻射檢測器、熱電發(fā)電機等等的設備中。在外延生長之后冷卻到室溫時，熱膨脹系數(shù)的失配可能導致晶片彎曲，從而嚴重妨礙后續(xù)處理步驟，例如光刻和圖案化，或者進一步的外延生長。外延層和襯底的不同熱膨脹甚至可能就在外延生長之后或者在任何后續(xù)溫度循環(huán)期間造成前者破裂，例如，在聚光光伏電池的工作期間，溫度循環(huán)是必然要發(fā)生的(見例如V. K. Yang等人在Journal ofApplied Physics 93,3859 (2003)所寫的文章，其全部公開內容在此通過引用而并入)。過去，已經以各種途徑解決了晶片彎曲的問題。一種方法包括引入具有減小的結晶度的中間層作為應力弛豫層(見例如Masahiro Sakai等人的美國專利申請US2008/0308909，該申請的全部公開內容在此通過弓丨用而并入)。另一種方法涉及襯底被某種材料背面涂覆，當晶片冷卻時，這種材料施加相反的應力(見例如Tetsuzo Ueda的美國專利申請US2003/0033974，該申請的全部公開內容在此通過引用而并入)。但不幸的是，減小 晶片彎曲甚至可能增加覆層破裂的趨勢，因為晶片彎曲與部分彈性應力釋放相關聯(lián)。用于減小晶片彎曲的一種可選途徑已經在例如Kazuhide Abe的美國專利申請US2008/0233716中進行了描述，該申請的全部公開內容在此通過引用而并入。其中，與半導體晶片上發(fā)生彎曲的方向垂直地在碳化硅膜中形成深槽，由此減小所述彎曲。在一種相關的方法中，設計出了一種機械應力吸收系統(tǒng)，其中在支撐襯底中形成大約10 μ m深和I μ m寬的槽，成核層通過晶片鍵合技術從轉移襯底被轉移到所述支撐襯底上(見例如Letertre等人的美國專利申請US2006/0216849，該申請的全部公開內容在此通過引用而并入)。為了在生長到成核層上的厚外延層中的溫度入侵期間有效地緩輕應力，在所述成核層下面需要附加的應力吸收緩沖層，這類似于在Masahiro Sakai等人的美國專利申請US2008/0308909中所描述的中間層，該申請的全部公開內容在此通過引用而并入。取決于緩沖層的性質，推想應力是通過缺陷生成、局部材料移位或蠕變來吸收的。在具有大橫向尺寸的厚外延層的情況下，即，基本上跨整個晶片延伸的情況下，當要消除層破裂和晶片彎曲時，這些應力緩和機制需要非常有效。因此，材料移位或者蠕變將必須以肉眼可見的距離上發(fā)生，這在實踐當中是不太可能發(fā)生的。這同樣適用于其中假設外延SiGe/Si (001)層中的錯配應力的弛豫是通過滑移工藝發(fā)生的，由此SiGe外延層保持立方晶格的相關方法。在這里，薄的SOI襯底代替大塊的硅襯底被使用(見例如Ek等人的美國專利US5，759，898，該專利的全部公開內容在此通過引用而并入)。盡管在充分升高的溫度有比較低的粘度，然而，這種滑移工藝看起來更不可能以肉眼可見的規(guī)模發(fā)生。盡管晶片彎曲和層破裂是一般在厚度超過Iym的層出現(xiàn)的嚴重實踐問題，然而與塑性張力弛豫密切相關的穿透位錯通常對于大約百分之幾或更多的顯著晶格錯配在較小的層厚度就已經存在了。已經存在許多嘗試來降低毯式膜中的穿透位錯密度(TDD)，例如緩沖層的成分遞變(見例如Brasen等人的美國專利US5，221，413，該專利的全部公開內容在此通過引用而并入)?？蛇x地，包含高缺陷密度的緩沖層可便于位錯成核和湮滅(見例如H. Chen等人在Journal of Applied Physics 79,1167 (1996)上所寫的文章,其全部公開內容在此通過引用而并入)。
還有其它方法涉及層的各部分在不同襯底溫度的外延生長，一個例子是Ge基層在低襯底溫度被淀積，然后是第二 Ge層在較高溫度被淀積(見例如Hernandez等人的美國專利US6，537，370，該專利的全部公開內容在此通過引用而并入)。這種方法背后的思想是在生長的早期階段通過Stranski-Krastanow機制來抑制或者至少減少島的形成，因為融合島和粗糙表面導致較大的TDD。此外，示出了生長后的熱退火，來增強位錯滑行和湮滅。循環(huán)的熱退火看起來是特別有效的。在這里，溫度在高于脆/韌性轉變的第一值(例如，接近外延層的熔點)和低于第一值的第二值之間循環(huán)。通過使用這個過程,例如,在Si (001)襯底上外延生長的Ge膜中觀察到了 TDD的顯著降低(見例如Luan等人的美國專利US6，635，110，該專利的全部公開內容在此通過引用而并入)。然而，當毯式膜形式的Ge生長到基本上幾微米的厚度時，這種方法并不解決晶片彎曲和破裂形成的問題，而且TDD仍然保持非常高，對于I μ m厚的膜，一般大約在 2 · IO7CnT2。利用介電掩膜通過有限區(qū)域外延對問題的解決
每當外延層以連續(xù)膜的形式生長到特征為顯著晶格和熱膨脹失配的襯底上時，一旦錯配張力開始塑性地弛豫，就要面臨過多TDD的問題，以及在較大厚度時的晶片彎曲和破裂形成。很早以前就已經意識到，TDD的進一步顯著減小只能通過減小外延生長區(qū)域來實現(xiàn)，即，通過使外延結構小。這可以通過提供具有介電掩膜的襯底來實現(xiàn)，只暴露先前由光刻和蝕刻定義的開口內的襯底表面。其背后的思想是，利用足夠的層厚度，從界面出現(xiàn)的穿透臂將離開外延結構的側面，而不是到達上表面。這個概念被應用于各種半導體組合，例如Si、Ge、III-V族材料、II-VI族材料(見例如Goodfellow等人的英國專利申請GB2215514)。類似地,這個概念被應用于通過分子束外延(MBE)或化學汽相淀積(CVD)生長到Si (001)上氧化物開口中的GaAs臺面，淀積到氧化物掩膜上的任何材料都在化學蝕刻步驟中被除去(見例如F i t z g e r a I d的美國專利US5, 158，907，該專利的全部公開內容在此通過引用而并入)。顯示這種也被稱為“外延縮頸”的技術不僅對降低通過MBE在Si上生長的GaAs臺面中的TDD有效，而且對消除破裂也有效(見例如 Fitzgerald 等人在 Journal of Electronic Materials 20,839 (1991)上所寫的文章，其全部公開內容在此通過引用而并入)。除“外延縮頸”之外，造成在非結晶側壁終止的缺陷的思想還以“縱橫比俘獲(ART)”的名字變得為人熟知(見例如Bai等人的國際專利申請W02008030574，該申請的全部公開內容在此通過引用而并入)。結合前面提到的循環(huán)熱退火，還顯示限制外延生長區(qū)域導致在Si (001)上外延生長的Ge臺面中TDD的大幅度降低(見例如Luan等人的美國專利US6, 635，110，該專利的全部公開內容在此通過弓丨用而并入)。然而，即使當與熱退火結合時，有限區(qū)域的外延本身也不足以完全除去穿透位錯，即使在特征尺寸保持非常小的時候。為了理解這一點，有必要考慮位錯的本質。在立方晶格半導體中，最常見的位錯是所謂的60度位錯，其中伯格斯矢量和位錯線彼此包圍60度的角，而且都位于{111}滑動面內(見例如Blakeslee在Mat. Res. Soc. Symp. Pore. 148,217(1989)上所寫的文章，其全部公開內容在此通過引用而并入)。這種位錯會在應力的影響之下通過滑動到達外延區(qū)域的邊緣，或者簡單地一旦外延結構足夠高就到達與電介質的界面，使得它們的滑動面不再穿過生長陣面。然而，還有所謂的不滑動位錯，其位錯線與界面垂直。它們不受應力的影響，而且可以只通過與傾斜表面刻面的相互作用而偏離其垂直朝向。事實上顯示，位錯偏離的機制存在于刻面的GaN島中，而且會導致TDD的顯著降低(見例如Knoke等人在J. Cryst. Growth 310,3351 (2008)上所寫的文章,其全部公開內容在此通過引用而并入)。預期表面刻面對于第IV族和對于化合物半導體具有相同的效果(見例如Bai等人的國際專利申請W02008030574，該申請的全部公開內容在此通過引用而并入)。代替以臺面的形式形成有限的外延區(qū)域，還證明，通過引入襯底凹陷形式的位錯吸收器，具有低TDD的失配材料的大面積異質外延應當是有可能的。這提供了基本上平面表面的附加優(yōu)點(見例如Bean等人的歐洲專利申請EP0505093，該申請的全部公開內容在此通過引用而并入)。TDD降低技術的進一 步擴展涉及結合通過介電掩膜的所述圖案化和選擇性外延，跟隨外延橫向過度生長(EL0)。對于Si (001)上Ge的例子，證明，通過繼續(xù)該工藝直到聚結，有望獲得基本上無缺陷的毪式膜(見例如Langdo等人在Applied Physics Letters 76,3700 (2000)上所寫的文章，其全部公開內容在此通過引用而并入)。然而，很顯然，一旦進一步增加層的厚度，晶片彎曲和層破裂的問題就將開始出現(xiàn)。此外，要使外延縮頸有效，掩膜開口的高度和寬度之間的縱橫比應當至少大約等于一。因此，對于厚度小于大約Iym的膜，需要使用亞微型光刻來定義掩膜開口的尺寸。當彈性弛豫對錯配張力的弛豫起顯著作用時，甚至需要更小的開口尺寸(見例如Lochtefeld等人的美國專利申請US2008001169，該申請的全部公開內容在此通過引用而并入)。所有取決于介電窗口中的外延生長的方法都還受到窗口側壁高度的限制，因為掩膜不能被制成任意厚。這也限制了可能發(fā)生位錯俘獲的區(qū)域的高度。還有一種備選方法涉及使用被介電掩膜包圍的晶體襯底材料的突起上的選擇性外延生長，而不是生長到在這種掩膜中形成的凹陷中。在這種方法中，Si納米線的緩沖層在Si襯底上形成，所述納米線與襯底表面垂直直立而且被它們從中突出的介電材料包圍。化合物半導體被有選擇地淀積到納米線的尖端，之后是EL0，直到形成連續(xù)的化合物半導體層(見例如Li等人的美國專利申請US2008149941，該申請的全部公開內容在此通過引用而并入)。盡管這種方法對于降低化合物半導體層中的TDD可能也是有效的，然而，當化合物半導體層跨整個晶片延伸時，它不能消除與熱失配相關聯(lián)的問題。如前面所描述的，在從生長溫度冷卻期間，化合物半導體層將必須跨襯底滑動肉眼可見的距離。這在實踐當中是不可能發(fā)生的，因為介電層既不能任意軟，Si納米線也不能經受冷卻期間出現(xiàn)的剪切力。以上所述的技術，即，允許“外延縮頸”或ART的襯底圖案化，已經用于由晶格失配材料制成的電子設備和光電設備的制造(見例如Li等人的美國專利申請US2009039361，該申請的全部公開內容在此通過引用而并入)。用Si晶片代替Ge晶片作為用于多結太陽能電池的襯底的可能性已經被看作是ART的另一種重要應用。除非電池在襯底的兩側都生長，否則這種應用暗示了相對厚的層堆疊的外延生長。在前一種方法(兩側生長)中，以三結電池為例，具有大約I. IeV中間帶隙的子單元由Si襯底制成，而具有最大帶隙的子單元一般是通過應用于頂表面的ART工藝由InGaP制成的，而具有最小帶隙的子單元是通過應用于襯底底表面的另一個ART工藝制成的(見例如Fiorenza等人的美國專利申請US2009065047，該申請的全部公開內容在此通過引用而并入)。因為相對薄的外延層，在Si晶片的雙側都制造子單元的方法最小化熱層破裂的問題。一般用在ART中的300-500nm的窄溝槽可以另外地允許某種彈性弛豫以及SiO2掩膜的稍微兼容的性質。然而，鑒于太陽能電池工作期間頻繁的熱循環(huán)，具有包括橫向變化熱屬性的結構仍然是不利的。而且，所述概念需要使用濕層，除了位錯俘獲區(qū)域之外，該濕層還吸收一些太陽輻射，由此降低了電池效率。當多結太陽能電池利用ART和ELO工藝在Si襯底的相同側生長時，關于熱失配的問題看起來變得更加顯著。已經建議用其中所有子單元都完全由III-V族材料制成的三結來代替特征在于底部子單元由Ge制成的傳統(tǒng)三結電池(見例如Fiorenza等人的國際專利申請W02010033813，該申請的全部公開內容在此通過引用而并入)。盡管Ge不再充當這種類型電池中的活性材料，不過仍然建議在生長活性III-V層堆疊之前通過ART+EL0工藝形成第一聚結Ge層。然而，聚結伴隨有來自相鄰窗口的生長陣面相遇的區(qū)域中的大TDD的生成。到目前為止，在通過ART+EL0的連續(xù)層形成中所遇到的這個嚴重問題還沒有得到解決(見例如Fiorenza等人在ECS Transactions 33,963 (2010)上所寫的文章,其全部公開內容在此通過引用而并入)。此外，聚結的Ge層和活性III-V層一起一定至少5 μ m厚，使得 晶片彎曲和層破裂在進一步的設備處理和太陽能電池工作期間必然預期變成嚴重的障礙。在無掩膜圖案化表面上的生長導致連續(xù)層的方法在一類備選的圖案化過程中，在外延生長開始之前從襯底晶片除去介電掩膜材料，或者，完全沒有任何掩膜來執(zhí)行圖案化。對于Si襯底，通過使用被稱為陽極電鍍的電化學工藝，這是有可能的，其中通過陽極電鍍將形成多孔Si。這種多孔Si襯底已經被用在III族氮化物層的制造中，在化合物半導體層形成之前，Ge層被淀積到多孔Si襯底上(見例如Borghs等人的美國專利申請US2005199883，該申請的全部公開內容在此通過引用而并入)。相信Ge夾層會降低由于Si襯底和III族氮化物材料的熱膨脹系數(shù)不同所造成的熱應力。另一方面，多孔Si層應當容納Si襯底和氮化物層的大晶格失配。結果，在氮化物膜中應當存在更少的位錯，而且層破裂和襯底彎曲應當被避免。盡管這些論據(jù)在小規(guī)模上是有效的，然而它們關于晶片規(guī)模在很大程度上必然會失敗，因為連續(xù)的III族氮化物層在從生長溫度冷卻期間必須跨襯底滑動肉眼可見的距離?？蛇x地，外延層可以首先在平坦的襯底上生長。其后，以在剩余條紋之間把襯底的部分除去的方式把條紋蝕刻到層中。在接下來的選擇性生長工藝中，材料從剩余的條紋橫向生長，在被蝕刻的襯底區(qū)域上方形成懸浮的膜。被稱為“懸空外延”的這種工藝首先被應用于SiC襯底上的外延GaN層(見例如T. Zheleva等人在Journal of ElectronicMaterials 28，L5 (1999)上所寫的文章，其全部公開內容在此通過引用而并入)。盡管TDD可以通過懸空外延工藝被大幅度降低，然而，由于與所有其它其中連續(xù)層最終在熱失配襯底上形成的方法相同的原因，與熱膨脹失配相關聯(lián)的問題仍然存在。在另一種方法中，以例如形成亞微粒尺寸且具有高于O. 5縱橫比的弱立柱的方式對襯底圖案化。然后在所述立柱的頂部通過懸空外延方法來生長連續(xù)的GaN層(見例如Linthicum等人的美國專利US6, 380, 108,該專利的全部公開內容在此通過引用而并入)。弱立柱被配置成由于襯底和GaN層之間的熱膨脹系數(shù)失配而破裂。一旦從生長溫度冷卻，至少一些弱立柱應當破裂，由此釋放GaN層中的應力。這里的問題同樣是，為了在晶片規(guī)模上有效，大多數(shù)立柱將必須破裂，從而導致層與襯底分離。盡管這在有些應用中事實上是期望的，但出于與以上所解釋同樣的原因，避免層分離但在晶片規(guī)模上釋放應力是難以置信的。涉及納米棒的方法如上面所解釋的，不管制造過程的細節(jié)，通過現(xiàn)有技術很難從根本上降低TDD，以及在連續(xù)層的情況下消除層破裂和晶片彎曲，除非整個層厚度保持相當?shù)?。因此，一旦放松有限膜厚度的約束，解決所有這些問題的唯一選項看起來就是完全避免層聚結。除了對層破裂、晶片彎曲和位錯減少的實際問題提供解決方案，不連續(xù)膜的使用還有其它優(yōu)點。一個這樣的優(yōu)點是在III族氮化物LED的活性層中采用更大的In含量，不惡化內部量子效率，而且同時獲得更高的光提取效率，就像對于并入GaN納米棒的InGaN量子阱活動區(qū)域所示出的(見例如Kim等人的美國專利申請US2007077670，該申請的全部公開內容在此通過引用而并入)。在后一個例子中，GaN緩沖層首先在平面的藍寶石晶片上通過本領域技術人員已知的MOCVD工藝生長。隨后，納米棒通過使用低襯底溫度形成，相比橫向生長，所述低襯底 溫度更有利于縱向生長。代替讓納米棒自發(fā)地成核，納米LED的精確位置控制是通過在氮化物半導體生長之前圖案化襯底來獲得的。這已經在例如Si (111)襯底上得到了證明，其中Si襯底以亞微粒尺寸支柱陣列的形式被圖案化并且高度為大約5 μ m。在這種現(xiàn)有技術中，在無掩膜襯底上形成的外延結構的高度相對小(小于2微米)，而且MOCVD淀積在Si支柱之間同等地發(fā)生(見例如 Fiindling 等人在 Physica Status Solidi A206,1194 (2009)上所寫的，其全部公開內容在此通過引用而并入)。對于AlGaN/InGaN材料系統(tǒng)，就納米線生長所需的程度而言，富氮生長條件和等離子輔助的MBE對于相對于橫向生長速率來說更利于縱向生長是必需的(見例如Stoica等人在small 4,751(2008)上所寫的文章，其全部公開內容在此通過引用而并入)。然而，對于許多設備，期望獲得高于I微米的結構高度。有些設備甚至需要更大的高度(或者層厚度)，例如多結太陽能電池，尤其是例如用Ge形成底部子單元的傳統(tǒng)類型的三結太陽能電池。對于例如X射線檢測，甚至必需幾十微米的更高結構。已經發(fā)現(xiàn)，通過低能量等離子增強的汽相外延(LEPEVPE)，在AlGaN/InGaN材
料系統(tǒng)中實現(xiàn)柱形生長的一種有吸引力的途徑是有可能的(見例如\on Kiinel的W02006097804，該申請的全部公開內容在此通過引用而并入)。本發(fā)明的一個目的是提供晶格匹配和晶格失配的半導體層能夠在無掩膜工藝中在預先被圖案化的襯底上外延生長的手段。本發(fā)明的另一個目的是提供半導體層能夠在無掩膜工藝中在具有不同熱膨脹系數(shù)的預先被圖案化襯底上外延生長的手段。本發(fā)明的另一個目的是提供具有低穿透位錯密度的晶格失配半導體層能夠在無掩膜工藝中在預先被圖案化的襯底上外延生長的手段。本發(fā)明的另一個目的是提供熱失配、無破裂的半導體層能夠在無掩膜工藝中在預先被圖案化的襯底上外延生長的手段。本發(fā)明的另一個目的是提供熱失配的半導體層能夠在無掩膜工藝中在預先被圖案化的襯底上外延生長而不會造成襯底彎曲的手段。本發(fā)明的另一個目的是提供晶格與熱失配的半導體層的生長被約束到預先被圖案化的襯底的升高區(qū)域的手段。本發(fā)明的另一個目的是提供用于制造在無掩膜工藝中單片集成到熱和晶格失配的、預先被圖案化的襯底上的半導體發(fā)光二極管結構的手段。本發(fā)明的另一個目的是提供用于制造在無掩膜工藝中單片集成到熱和晶格失配的、預先被圖案化的襯底上的微電子電路的手段。本發(fā)明的另一個目的是提供用于制造在無掩膜工藝中單片集成到熱和晶格失配的、預先被圖案化的襯底上的半導體激光器結構的手段。本發(fā)明的另一個目的是提供用于制造在無掩膜工藝中單片集成到熱和晶格失配的、預先被圖案化的襯底上的成像檢測器(例如紅外線和X射線像素檢測器)的手段。 本發(fā)明的另一個目的是提供用于制造在無掩膜工藝中單片集成到熱和晶格失配的、預先被圖案化的襯底上的熱電設備的手段。本發(fā)明的另一個目的是提供用于制造在無掩膜工藝中單片集成到熱和晶格失配的、預先被圖案化的襯底上的多結太陽能電池的手段。本發(fā)明的另一個目的是提供用于在無掩膜工藝中把需要晶格和/或熱失配的半導體層的設備單片集成到預先被圖案化的、CMOS處理后的襯底上的手段。本發(fā)明的另一個目的是提供用于在后端CMOS工藝中單片集成需要晶格和/或熱失配的半導體層的設備的手段。

發(fā)明內容
本發(fā)明提供了用于在無掩膜工藝中在被圖案化襯底上制造晶格匹配、晶格失配和熱失配的材料的活性層堆疊的手段。襯底是以升高區(qū)域的形式被圖案化的，所述區(qū)域被窄的通道隔開，所述通道的深度可以超過所述升高區(qū)域的最小維度。彈性應力弛豫與通過湮滅對穿透位錯的消除、朝所述升高區(qū)域邊緣的滑行、生長期間滑動面上的線延伸或者由表面刻面引起的位錯線偏轉的結合最小化了穿透位錯密度。通過避免材料生長到升高的襯底區(qū)域上造成融合，層破裂被阻止，并且晶片彎曲被最小化。本發(fā)明可被應用于晶格失配的襯底上的單片集成的光子、光電、微電子和熱電器件的制造。


圖1(a)至圖1(b)是被圖案化晶片的頂視圖和橫截面視圖的示意圖。圖2是示意性的工藝流。圖3(a)至圖3(c)是在沒有和有表面刻面的外延生長之后以及在更新的表面整平之后，被圖案化晶片的示意性橫截面圖。圖4是具有圖案組的被圖案化晶片的示意性橫截面圖。圖5是在外延區(qū)域融合之后在被圖案化晶片上生長的一層的示意性橫截面圖。圖6是具有氧化的底部和側壁的被圖案化晶片的示意性橫截面圖。圖7(a)至圖7(e)是具有圖案變化的被圖案化晶片的不意性頂視圖和橫截面視圖。圖8 (a)至圖8(c)是被圖案化的Si晶片在透視圖(a)和平面圖(b)、(C)中的SEM圖像。
圖9(a)至圖9(b)是通過LEPECVD在被圖案化的Si襯底上生長的不同外延結構的SEM圖像的透視圖。圖9 (C)是通過MBE在被圖案化的Si襯底上生長的外延結構的頂視圖。
圖9 (d)是通過選擇性CVD在被圖案化的Si襯底上生長的外延結構的SEM圖像的透視圖。圖9 (e)是利用相應模擬在被圖案化的Si襯底上生長的外延結構的橫截面視圖。圖10(a)至圖10(b)是通過被圖案化的Si襯底上的8 μ m厚Ge外延層的橫截面的暗場STEM圖像。圖10(c)是在缺陷蝕刻之后，Ge外延層的被圖案化區(qū)域和未被圖案化區(qū)域之間的邊界的平面圖。圖11(a)是被圖案化的Si襯底上的8 μ m厚Ge外延層的亮場橫截面TEM圖像，所述外延層包括單獨的支柱。圖11 (b)是被圖案化的Si襯底上的8 μ m厚Ge外延層的亮場橫截面TEM圖像，所述外延層包括具有被熔化的支柱的區(qū)域。圖12(a)是在被圖案化的Si襯底上生長的Ge層的透視圖SEM圖像，示出了融合的Ge支柱的區(qū)域。圖12(b)是在被圖案化的Si襯底上生長的Ge層的平面圖SEM圖像，示出了融合的Ge支柱的區(qū)域。圖13(a)是高支柱的透視圖中的SEM圖像。圖13(b)是高背脊的透視圖中的SEM圖像。圖13(c)是圖13(a)中所示高支柱的平面圖中的SEM圖像。圖14 (a)是被圖案化和未被圖案化的Si襯底上的30 μ m厚Ge外延層的SEM橫截面圖像。圖14(b)是圖14(a)的Ge外延層在Si (004)和Ge (004)反射周圍的相應X射線倒晶格空間圖。圖14(c)是圖14(a)的Ge外延層和Ge晶片的對稱(004)反射的強度曲線。圖14(d)是圖14(a)的Ge外延層的Ge (004)反射周圍的X射線倒晶格空間圖的放大視圖。圖15(a)至圖15(b)是在被圖案化Si的襯底上生長的成分遞變SiGe層的Nomarski干擾對比圖像。圖16是設備制造的示意性工藝序列。圖17是通過晶片翻轉和鍵合的設備制造的示意性工藝。圖18是通過晶片鍵合的設備制造的示意性工藝。
具體實施例方式如上所述，本發(fā)明涉及單片集成，尤其是晶格失配和/或熱失配的半導體層在外延生長工藝中的單片集成，而且涉及由單片集成的半導體結構制成的設備。特別地，本發(fā)明涉及具有不同晶格參數(shù)和熱膨脹系數(shù)的層/襯底組合。盡管本發(fā)明主要涉及電子、光電和光子功能性在硅(Si )襯底或絕緣體上硅(SOI)襯底上的單片集成，然而它也適用于在其它襯底材料上制造的功能性層和設備的集成，所述其它襯底材料例如是鍺(Ge)、絕緣體上鍺(GeOI)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)、碲化鎘(CdTe)、碳化硅(SiC)、藍寶石(Al203)、氮化鋁(AlN)、氮化鎵(GaN)或者任何其它單晶襯底。單片集成到這些襯底中的任何一種上的半導體材料可以是例如IV族材料，像C、Si、Ge、Sn及其組合，或者任何化合物半導體材料?；衔锇雽w材料可以是III-V族材料，例如像GaN、AIN、InN的氮化物及其合金；或者像AlAs、GaAs、InAs的砷化物及其合金；或者像AlP、GaP、InP的磷化物及其合金；或者像GaSb、InSb的銻化物及其合金。化合物半導體材料還可以是III族磷化物和砷化物的合金。可選地,化合物半導體材料可以是II-VI族材料，例如像ZnS、CdS的硫化物及其合金；或者像ZnSeXdSe的硒化物及其合金；或者像ZnTe, CdTe、HgTe的碲化物及其合金?；衔锇雽w材料還可以是IV族硫化物、硒化物和碲化物的合金，例如PbS、PbSe和PbTe或者其任意組合。本發(fā)明的第一種實施方式在圖I (a)和I (b)中示意性地示出。襯底100是以兩組垂直的槽或溝槽120的形式被圖案化的，之間留下升高的區(qū)域110，如圖1(a)中所示。升高的區(qū)域110可以是例如方形，w指示該方形的維度。寬度為d的槽120蝕刻到深度h。槽 的寬度d可以小于或者大于方形的側面W。蝕刻深度h優(yōu)選地約等于或者大于槽的寬度d。在該實施方式的一個優(yōu)選方面，深度h比槽的寬度d大得多，例如多達10倍大。襯底圖案化可以通過本領域專家眾所周知的光刻和蝕刻步驟來發(fā)生。首先，使用光刻步驟來定義圖案。取決于要蝕刻到襯底中的特征的尺寸，可以使用光學光刻、或者全息曝光、或者X射線光刻、或者電子束光刻、或者納米印刻。然后，暴露的圖案可以通過濕化學或干蝕刻步驟轉移到襯底。尤其是Si晶片的圖案化對于本領域技術人員來說是眾所周知的。槽120可以例如通過深反應離子蝕刻(DRIE)被蝕刻到許多微米的深度h (見例如Laermer等人的美國專利US5，501，893中所描述的“Bosch工藝”，該專利的全部公開內容在此通過引用而并入)。取決于所使用的光刻和蝕刻工藝，升高的區(qū)域110的尺寸w可以從例如IOOnm的亞微米級到例如10 μ m的許多微米的規(guī)模變化。對于有些應用，升高的區(qū)域110的尺寸w可被選擇成甚至更大,例如多達100 μ m或者甚至500 μ m。槽120的寬度d同樣可以從幾十納米到幾微米變化，例如2-5 μ m。蝕刻深度h可以從一微米的若干分之一到幾微米或者甚至許多微米變化，例如20 μ m。建議保持縱橫比h/w約等于I或者甚至大于I,在所述實施方式的一個優(yōu)選方面甚至比I大得多，例如像10。所述實施方式的另一方面在圖1(b)中示出。在這里，升高的襯底區(qū)域130可被刻面，而不是平的。垂直槽120可以具有高度Ii1，而刻面可以延伸到高度h2。表面刻面130可以通過本領域專家眾所周知的蝕刻和/或淀積技術來形成。對于在生長期間位錯朝外延片邊緣的偏轉，升高的襯底區(qū)域130可能是有利的(請參閱圖3)?，F(xiàn)在參考圖2，工藝序列200可以包括步驟圖案化襯底210，通過本領域技術人員眾所周知的方法非現(xiàn)場地清潔被圖案化的襯底，包括例如表面鈍化的可選步驟，220，把襯底加載到外延反應器中，230，以及執(zhí)行可選的現(xiàn)場清潔步驟240。這個清潔步驟240可以包括任何數(shù)量的本領域技術人員眾所周知的子步驟，例如熱退火步驟，設計成除去物理吸附的烴分子和濕氣，或者在存在氫氣流的情況下的退火，或者UHV中薄表面氧化物的熱解吸。然后，根據(jù)第一外延步驟250的需要來調整干凈襯底的溫度，這個步驟可以包括晶格匹配材料(例如襯底材料本身)或者晶格失配或熱失配材料的外延生長，然后是可選的退火步驟260。然后，可以根據(jù)晶格失配和/或熱失配材料的第二外延步驟250的需要來重新調整襯底溫度。取決于所使用的外延生長技術和工藝參數(shù)，在外延步驟250中，垂直生長速率可被選擇成比橫向生長速率高。在所述實施方式的一個優(yōu)選方面，垂直生長速率可被選擇成甚至比橫向生長速率高得多，例如十倍高或者甚至更多。根據(jù)圖3(a)，半導體材料的大部分可以具有表面326的隔離片330的形式被淀積在升高的襯底區(qū)域110、310的頂部。除非所述溝槽被選擇成非常窄，或者已經在前一個外延步驟中變窄了，否則有些材料也可以淀積在溝槽120、320的底部，還有更少的部分可以淀積到溝槽120、320的側壁350上。換句話說，根據(jù)本發(fā)明，工藝序列200甚至對于厚的外延層可以導致與現(xiàn)有技術可以預期的非常不同的層結構。代替聚結到連續(xù)膜中，在步驟250中生長的層可由在升高區(qū)域110上外延生長的隔離片組成。隨著生長的前進發(fā)展成支柱的隔離外延片330可對位錯結構具有深遠影響，如從圖3(b)可以看到的。在這里，即使在沒有任何滑行運動的情況下，位于向分界面平面傾斜的滑動面內的位錯370也可以到達側壁351，因為這種滑動 面在生長期間早晚要全都穿過側壁。如果隔離外延片330的表面326在生長期間具有傾斜刻面360、361、362，那么垂直的不動位錯線380可另外地偏轉到位錯線381中，通過與傾斜刻面361、362、360相互作用而朝著側壁351延伸。刻面可以通過在外延生長步驟250中選擇工藝條件來獲得，使得水平頂部刻面331、332在生長期間收縮，而傾斜刻面361、362擴張。這可能需要例如外延生長步驟250中更低的淀積速率和更高的襯底溫度，以便增加表面擴散長度，例如有利于更穩(wěn)定刻面的生長。一旦獲得了外延支柱的足夠高度，取決于襯底圖案110的寬度W，所有不動的垂直位錯線380都已經成功地偏轉到延伸到側壁351的傾斜線381中。如圖3 (C)中所示，外延生長步驟250的處理條件在這個時候可被再次改變，例如為了在損害傾斜刻面360的條件下利于水平頂部刻面326再次擴張。因而，所有的穿透位錯370、381都可以在傾斜刻面360的尺寸減小到令人滿意的程度的時候到達側壁351，以便于通過基本上水平的頂表面360的進一步處理。因而，通過在刻面和平面支柱生長之間來回交換工藝條件250和260，最終結構的形態(tài)可在很廣范圍內調整，同時迫使所有位錯線都在側壁351終止，在那里它們不會造成任何傷害。生長步驟250之后還可以跟著可選的退火步驟260，于是生長的層的位錯結構可以改變，例如通過移動到區(qū)域110、351邊緣的滑動穿透位錯。在選擇條件使得層片330保持隔離的同時，例如，為了增加給定半導體材料的厚度，或者為了在彼此頂部形成不同材料的堆疊，步驟250和260可以重復多次。在所述實施方式的另一方面，升高的襯底區(qū)域110對于要形成的完整傾斜刻面360來說可能太大。位錯380仍然可以通過工藝序列200的外延生長步驟250的適當選擇從水平的平坦區(qū)域326除去。這種選擇可以包括眾所周知的成分遞變概念(見例如Brasen等人的美國專利US5，221，413，該專利的全部公開內容在此通過引用而并入)。對于淺遞變率，在失配襯底的頂部的生長遞變層對應于低有效晶格失配的系統(tǒng)，而且不預期形成垂直位錯360。另一方面，預期到外延片330的側壁的位錯滑動非常有效地發(fā)生，只要升高襯底區(qū)域110、310的維度被選擇成不大于10 μ m(見例如Hammond等人在Applied Physics Letters71,2517 (1997)上所寫的文章，其全部公開內容在此通過引用而并入)。盡管為了便于位錯滑動，遞變率對于連續(xù)遞變的層必須保持低，例如10%/ μ m,然而，對于微米尺寸或者甚至更小的結構，這不再是必需的。因而，根據(jù)本發(fā)明，取決于升高的襯底區(qū)域110、310的尺寸，遞變率可以增加到多達100%/μ m，或者甚至200%/μ m。因此，即使當隔離的外延片330并入遞變層時，該片也可被選擇成很薄，其高度312為例如O. 5μπι那樣低。成分遞變的可選使用可被用于在不容忽視的濃度范圍內形成混溶合金的任何材料系統(tǒng)。這種例子可以是SiGe、InGaAs、HgCdTe、PbTeSe、InGaN，以及任何其它適于電子、電光和進一步應用的材料系統(tǒng)。在完成最終的層堆疊之后，襯底可被冷卻，并且在步驟270中從外延反應器除去。取決于應用，可以接著進行設備制造步驟280，總的來說又包括本領域技術人員已知的許多子步驟。應當理解，工藝序列200的許多變化都可以應用，包括在步驟280完成之后整個序列的重復，有或者沒有附加的圖案化步驟210。對于外延生長步驟250，本領域專家已知的任何方法都可以使用，例如分子束外延(MBE)、化學汽相淀積(CVD)、金屬-有機化學汽相淀積(MOCVD )、或者磁控濺射外延(見例如 von Kanel等人的國際專利申請W09604677,該申請的全部公開內容在此通過弓I用而并入)、或者低能量等離子增強的化學汽相淀積(LEPECVD)(見例如von KJnel的美國專利US7，115，895，該專利的全部公開內容在此通過引用而并入)、或者低能量等離子增強的汽相外延(LEPEVPEX見例如von KSnel的W02006097804，該申請的全部公開內容在此通過引用而并入)。現(xiàn)在參考圖4，示出了第二種實施方式的一個方面，其中蝕刻到襯底400中的溝槽420、430可以具有不相等的寬度屯和七，例如，d2大于屯。這可以通過選擇在襯底圖案化步驟210中定義的光刻結構的相應特征尺寸來實現(xiàn)。如本領域技術人員眾所周知的，溝槽420,430不相等的寬度可能導致反應離子蝕刻或化學蝕刻步驟中不相等的深度Ii1和h2。因此，如在圖5中可以看到的，升高的襯底特征410、510可能造成包括融合的結構570的外延區(qū)域，其側壁576在窄溝槽420、520上方，而比較寬的溝槽430、530保持打開。在窄溝槽420、520的底部540，在外延生長步驟250和可選的退火步驟260中會淀積比較寬溝槽430、530底部上更少或者可以忽略的材料。同樣，窄溝槽的側壁550在外延生長步驟250和可選的退火步驟260中可能接收到比較寬溝槽430、530的側壁560更少或者可以忽略的材料。融合的結構570可以通過在外延生長步驟250和可選的退火步驟260中選擇本領域專家眾所周知的條件在窄溝槽420、520上方形成，例如減小淀積速率和提高襯底溫度，從而造成表面擴散長度的增加，以便減小垂直與橫向生長速度之比。外延結構570的尺寸514可以通過選擇較寬溝槽430、530之間的間距來任意選擇。然而，為了避免在冷卻到室溫的過程中或者在任何熱循環(huán)期間的層破裂和晶片彎曲，建議根據(jù)淀積物的熱膨脹系數(shù)和厚度512的失配來選擇這個尺寸。在所述實施方式的一個方面，工藝序列200的處理步驟250、260可以利于在窄溝槽420、520上方的融合的結構570中形成空隙590的方式來選擇?？障?90的存在可以是融合的結構570中緩解熱應力的一種方式或者是降低島融合期間的位錯密度的一種手段。應當理解，在所述實施方式的其它方面，可以選擇多于兩個的不同溝槽寬度以及多于一個的較寬或窄溝槽之間的間距，以及升高的襯底區(qū)域的許多不同形狀和尺寸?，F(xiàn)在參考圖6，示出了具有襯底圖案600的第三種實施方式，其中溝槽120、320、420、430、520、530、620 的側壁 350、550、560、650 和底部 340、540、580、640 用介電層 630 涂覆。在升高的區(qū)域110、410、610上，干凈的襯底像以前一樣暴露。這可以通過本領域專家眾所周知的工藝來實現(xiàn)。例如，被圖案化的襯底可以用介電層630涂覆。隨后，在其被蝕刻的同時例如通過用保護層保護溝槽120、320、420、430、520、530、620的底部340、540、580、640和側壁350、550、560、650，這個介電層可以從升高的區(qū)域110,410,610除去。例如，介電層630可以是在被圖案化的Si襯底上形成的熱氧化物。層630可以有利地通過選擇外延生長步驟250中的選擇性外延工藝來使用。因而，通過在生長步驟250中使用選擇性外延工藝，可以阻止側壁350、550、560、650獨立于溝槽120、320、420、430、520、530、620的寬度而被覆蓋。應當理解，簡單的襯底圖案600僅僅是可以使用的任意不同襯底圖案的一個例子。而且，溝槽120、320、420、430、520、530、620的側壁和底部被涂覆的襯底圖案600可以與其中沒有應用介電涂層630的被圖案化襯底區(qū)域相結合。
現(xiàn)在參考圖7a至7d，示出了各種實施方式，呈現(xiàn)出了襯底圖案變化的例子。本領域專家應當理解，可以有更多可能的圖案，在工藝序列200的步驟250、260執(zhí)行之后導致無位錯和無破裂的外延區(qū)域。在圖7a中，升高的襯底區(qū)域710的形狀是矩形的。矩形的長邊714可以沿襯底的對稱方向定向，例如對于具有曲面法線〈001〉的立方晶格襯底來說沿〈110〉或者〈100〉。<100>朝向可能在工藝序列200的步驟250、260的執(zhí)行期間利于位錯滑行(或者簡單地說是生長期間的位錯線延伸)到隔離片330的邊緣。建議在溝槽720的深度h和矩形升高區(qū)域710的短邊718之間保持縱橫比h/Wl大于1，在所述實施方式的優(yōu)選方面中比I大得多，例如像10。這可以增強在工藝序列200的步驟250、260的執(zhí)行期間沿短邊718方向的錯配應力弛豫的彈性貢獻。現(xiàn)在參考圖7b，示出了一種襯底圖案，其中升高的區(qū)域710、730、740具有不同的尺寸和形狀。溝槽720、722、724、726的寬度可被選擇成使得在工藝序列200的步驟250、260執(zhí)行之后，在升高的區(qū)域710、730、740上形成的外延層不形成連續(xù)的膜?，F(xiàn)在參考圖7c，可以看到升高的襯底區(qū)域750不需要具有方形的形狀。作為例子，區(qū)域750示為形狀是圓形的。更多的形狀是可能的，只要溝槽720被設計成使得在工藝序列200的步驟250、260執(zhí)行之后，在升高的區(qū)域750上形成的外延層不形成連續(xù)的膜。現(xiàn)在參考圖7d，示出了一種實施方式，其中升高的襯底區(qū)域710、730、740、750、760被隔開很遠，以防止在其間淀積的層破裂。因此，圍繞襯底區(qū)域710、730、740、750、760的溝槽780外面的區(qū)域可以用介電層790來涂覆。同樣，溝槽780的底部和側壁可以用介電層來涂覆。例如，介電涂層790可以是在被圖案化的Si襯底上形成的熱氧化物。如果在工藝序列200的步驟250中使用選擇性外延工藝，那么可以防止半導體材料在介電區(qū)域790上生長?，F(xiàn)在參考圖7e，可以看到，襯底圖案化不需要產生溝槽120、320、420、430、520、530、620、720、722、724、726、780的直的側壁。實際上，出于幾個原因，蝕刻不足的溝槽的形成可能是非常有利的。首先，與由垂直側壁定義的等尺寸區(qū)域710相比，蝕刻不足減小了升高的區(qū)域710下面的襯底立柱的寬度。因此，襯底的彈性弛豫可以增強，因而錯配位錯的密度有了某種程度的降低。第二，對于充分的蝕刻不足，即使當溝槽沒有被選擇成非常窄的時候，以及甚至在外延生長步驟250期間缺少介電層630和缺少選擇性區(qū)域外延的時候，側壁覆蓋率也可以大大減小或者甚至完全消除。這對于其中升高的襯底特征110、310、410、510、610、710、730、740、750、760的電氣屬性在工藝序列200的步驟250、260的執(zhí)行期間被側壁
上的材料淀積改變的所有應用可能都是有利的。應當理解，圖7a至7e僅僅是根據(jù)本發(fā)明的襯底圖案的例子。襯底圖案可以是這些圖案的組合，或者不同形狀和對稱性的任何圖案，例如面心方形或者六邊形對稱，只要它們包含被適于隔離片在頂部外延生長的溝槽隔開的升高區(qū)域110、310、410、510、610、710、730、740、750、760。例子襯底圖案化
現(xiàn)在參考圖8 (a)-8 (C)，可以在透視圖(a)和平面圖(b)-(c)中看到被圖案化的襯底的掃描電子顯微鏡(SEM)圖像800。在這里，襯底是Si (001)晶片，該晶片通過標準的光刻和Bosch工藝被圖案化，導致Si支柱810的側壁上的波紋。在圖8(a)中，支柱810大約1.8μπι寬，而溝槽812的寬度是大約2. 2μπι。圖8 (b)的平面圖SEM圖像示出了兩種不同類型的溝槽，對于窄溝槽830是大約I. 7μπι的寬度，而對于較寬的溝槽840是大約2. 9μπι，而支柱820是大約I. 3 μ m寬。較寬的溝槽840是大約8 μ m深，而窄溝槽830稍微淺一些。圖8 (c)示出了由不同尺寸和距離的升高襯底區(qū)域850、860、870和880組成的圖案的其它例子，A1、B1、C1和D2。已經檢查了更多的襯底圖案，其中升高的特征的尺寸從亞微米至幾十微米，而且溝槽寬度也在相似范圍內變化。被圖案化的襯底上的外延(I)隔離的特征島與背脊的例子現(xiàn)在參考圖9 (a)-9(e)，示出了被圖案化的Si (001)襯底900的SEM圖像，在該襯底上通過使用工藝序列200的步驟250和260生長了各種外延層。圖9 (a)是生長到大約8μπι高度的純Si、Sia6Gea4合金和純Ge支柱915的透視圖。如Ge/Si異質外延領域的研究人員眾所周知的，純Si和Ge之間的晶格失配在室溫是大約4. 2%。熱膨脹系數(shù)的失配甚至更大，在室溫為大約125%。因此，除特征在于高密度TDD之外，超過幾微米厚度的連續(xù)Ge層必定破裂，并引起顯著的層彎曲。然而，圖9(a)的圖像顯示，當處理條件250和溝槽812、830、840的寬度被選擇成例如相對于橫向生長更利于縱向生長時，生長到Si支柱上的相鄰的Si、SiGe和Ge區(qū)域915不接觸。相反，處理條件250是通過考慮Si、SiGe和Ge在給定襯底溫度和淀積速率的不同表面擴散長度來選擇的。以這種方式，相鄰支柱915之間的間距910對于所有這三種材料幾乎都是相同的。根據(jù)該圖，在這個例子中，Si支柱有一點蝕刻不足。因此，除了在Si溝槽的底部912的一些淀積，還可以看到少量的側壁淀積920，大部分出現(xiàn)在生長開始的時候。圖9(b)是通過沿襯底的〈1-10〉方向定向的Ge背脊960的劈開橫截面的透視SEM視圖。工藝步驟250的條件再次以相鄰背脊960保持被窄溝槽968隔開的方式進行選擇。除了在Si溝槽底部966的一些淀積，同樣可以看到少量的側壁淀積962，大部分出現(xiàn)在生長開始的時候。應當指出，Ge背脊的水平頂部刻面970是(001)刻面，而傾斜刻面980是{113}刻面。根據(jù)聞分辨率X射線衍射測量(還參閱圖14),在圖9 (a)和9 (b)中不出的支柱和背脊是完全弛豫的。例如，因此，純Ge結構可被用作GaAs生長的模板。圖9 (C)示出了一個例子，其中GaAs已經生長到Ge背脊上，類似于圖9(b)中所示的。類似于Ge本身，GaAs背脊被刻面，具有在頂部的(OOl)刻面990和傾斜刻面991。應當指出，在所示出的例子中，表面擴散長度沒有被優(yōu)化，使得溝槽992幾乎閉合。圖9(d)示出了被圖案化的Si (001)襯底的一個例子，其中側壁650、810、830、840已經在選擇性Ge生長之前被氧化。因此，Ge淀積994只在Si支柱的頂部發(fā)生，而沒有材料聚結到溝槽的側壁996和底部998上。最后，圖9(e)不出了一種模擬和通過Ge背脊960的橫截面的相應SEM圖像。在這種情況下，Si背脊964和溝槽965是大約2 μ m寬和8 μ m高。根據(jù)所述模擬，圖9 (a)、(b)和(e)中可見的自對準垂直生長是相當普通的而且來自兩個主要因素的組合。第一個因素是動力因素，關于沿外延結構915、960的表面的短擴散長度(大約100-200納米，在任何情況下都小于典型的刻面尺寸)，從而防止淀積的材料從一個刻面轉移到另一個刻面，至少在用于結晶結合的原型時間內是這樣。在這種框架中，以由進入的助熔劑和結晶結合的 速度確定的速率，刻面幾乎獨立地生長。第二個因素是關于特殊類型圖案化的因素，即，進入的助熔劑被升高的襯底區(qū)域相互幾何屏蔽，由此，相對于可用于頂部刻面914、970、980、990的反應物供給，給支柱915的側壁和背脊960以及給溝槽的底部912、966的反應物供給被大大減少(從50%降至大約O. W。如本領域專家眾所周知的，支柱915和背脊960的側壁當彼此靠近時，接收逐漸減少的助熔劑，最終停止橫向生長，而是幾乎專在垂直方向上延伸。根據(jù)所述模擬，在圖9中可以看到的垂直比橫向生長的優(yōu)勢需要在工藝序列200的步驟250,260中淀積速率和襯底溫度的小心平衡，由此確保表面擴散長度變得足夠小。例如，這可以通過使用等離子增強的CVD工藝，例如LEPECVD，中的高淀積速率來實現(xiàn)。圖9 (a)、(b)和(e)的實驗結果是通過這種工藝獲得的，以大約4nm/s的生長速率?？蛇x地，為了保證在相對低的淀積速率有低的擴散長度，在熱CVD工藝中，優(yōu)選地，應當使用在低襯底溫度分解的前體。圖9(d)中所示的選擇性Ge淀積就是以這種方式實現(xiàn)的，鍺分解在低于500° C的襯底溫度就已經發(fā)生。生長是在兩步工藝中執(zhí)行的，其中薄的模板首先以大約4nm/min的非常小的速率在330° C形成，然后是以25nm/min的速率在500° C進行的主淀積。對于化合物半導體的生長，由于表面擴散常量還取決于陰離子和陽離子供給之間的比率，因此附加的自由度開始起作用。圖9(c)中所示GaAs的例子是在520° C的襯底溫度下通過固態(tài)源MBE獲得的，其中砷從裂解單元提供，而鎵處于通常的基本形式。在這種情況下，淀積速率被選擇成非常小，大約為O. lnm/s，而通過選擇大約I :20的低III/V比率可以使表面擴散長度保持很小。因此，實驗和模擬都顯示，通過對工藝序列200的步驟250、260的小心選擇，升高的襯底區(qū)域110、310、410、510、610、710、730、740、750、760頂部的隔離外延結構的生長可
以通過許多不同的淀積工藝來實現(xiàn)?，F(xiàn)在參考圖10(a)至10(c)，可以看到對生長到被圖案化的Si (001)襯底上的Ge的缺陷分析的結果1000。圖10(a)和(b)是在通過特征在于不同刻面結構的Ge支柱的橫截面上獲得的暗場掃描發(fā)送電子顯微鏡(STEM)圖像。圖10(a)中的頂部刻面1016是與Si支柱1010的表面1011平行的(001)刻面。工藝序列200的步驟250的條件再次被選擇成例如確保各個Ge支柱之間的有限間隙1018。由于升高的襯底特征1010的垂直側壁和非選擇性生長的使用，在Si溝槽的側壁1012和底部1014上發(fā)生了有限的覆蓋。圖10(a)顯示，穿透位錯1020大部分都被限定到側壁1012上的淀積物和Si支柱1010的頂部1011的附近。事實上，大部分TDD都在與Ge/Si (OOl)界面大約I微米的距離內移動到Ge島的邊緣。然而，可以看到跑到Ge支柱頂部的一個直的位錯1024。這個位錯沒被偏轉，因為它相對于表面刻面1016形成直角。還沒有看到延伸到具有圖10(b)中所示傾斜刻面1040的Ge支柱頂部的位錯。然而，如本領域專家眾所周知的，橫截面TEM分析不適于位錯密度的量化分析。因此，在被圖案化的襯底表面上生長的失配層的TEM研究通過缺陷蝕刻和蝕刻凹陷計數(shù)來補充。圖10(c)示出了被圖案化的襯底區(qū)域和平坦的襯底區(qū)域1070之間的邊界的SEM圖像，其中Ge層已經以類似于圖10(b)的方式在所述區(qū)域1070上外延生長，即，對于導致完全刻面的支柱生長的條件。該SEM圖像是在標準的缺陷蝕刻過程之后拍攝的。所述圖像專門揭示了未被圖案化的襯底區(qū)域中的蝕刻凹陷1080，但在支柱頂部的傾斜刻面1050和邊界處的1060中沒有。因此，我們可以得出結論，如在圖3(b)中所繪出的，通過表面刻面的位錯偏離機制對于具有足夠大縱橫比的結構是非常有效的。 (2)融合的Ge支柱現(xiàn)在參考圖11(a)至11(b)，可以看到被圖案化的Si (001)上的自立的和融合的Ge支柱1100的缺陷結構的比較。圖11(a)和(b)是通過自立的Ge支柱(a)和融合的支柱(b)所取的橫截面的亮場TEM圖像。在圖11(a)中，可以看到位錯1110，該位錯已經在支柱生長期間通過與傾斜刻面相互作用而被偏轉。位錯1110同樣被限定到靠近襯底支柱的頂部的區(qū)域。有趣的是，看起來沒有另外的位錯在支柱融合的時候在Si支柱之間的間隙中形成，就像圖11(b)的區(qū)域1120所揭示的那樣，在所述間隙，Ge生長陣面必定在支柱熔合的工藝中彼此相遇。現(xiàn)在參考圖12 (a)至12 (b)，經圖像1200示出了支柱融合期間位錯的邊際生成，從而允許推導其原因。圖12(a)是在被圖案化的Si (001)襯底上生長到大約8μπι厚度的外延Ge層的透視圖的SEM圖像。在這種情況下，襯底圖案化類似于圖8(b)中所顯示的例子，包括IOx 10塊緊密間隔的支柱820，被較寬的溝槽840隔開。根據(jù)圖12 (a)，由窄溝槽1220隔開的緊密間隔的支柱塊已經融合，而較寬的溝槽1230保持打開。類似結構的平面圖SEM圖像可以在圖12(b)中看到。通過在工藝序列的步驟250和260中調整襯底溫度，由此修改表面擴散長度，事實上已經有可能在融合的支柱之間形成開口 1210、1250。因此，除了選定支柱的熔合之外，被適當寬度的溝槽隔開，有可能在明確定義的位置創(chuàng)建表面開口，位錯在這些位置可以逸出，就像在隔離支柱的情況下一樣。根據(jù)這個例子，而且根據(jù)以上概述的第二種實施方式，為了相對于水平生長速率降低垂直生長速率，相鄰外延區(qū)域的尺寸可以通過定義溝槽420、430、830、840的寬度、較寬溝槽430、840的間距以及通過選擇工藝序列200的步驟250、260的執(zhí)行期間的適當條件來進行選擇。圖12 (b)的融合支柱的方形大約為30 μ m長，而且每個都包括100個熔合的Ge支柱。在窄溝槽1220上方形成的空隙1210也可以幫助釋放熱應力，就像以上在第二種實施方式中所概述的那樣。( 3 )非常厚的結構，沒有破裂現(xiàn)在參考圖13(a)至13 (C)，示出了 SEM圖像1300。從圖13(a)的SEM圖像，可以看到一個例子，其中生長到以支柱形式被圖案化的Si (001)襯底上的Ge島是大約25 μ m高。工藝序列200的步驟250、260中的條件被選擇成例如在相鄰的Ge島之間留下很小的間隙1310，由此避免它們融合。圖13(b)的SEM圖像示出了生長到背脊1320上的Ge背脊1330的例子，大約為30 μ m高，其中背脊1320被蝕刻到Si (001)襯底中并且沿〈110〉方向定向。當工藝序列200的步驟250、260確保足夠短的表面擴散長度以及大的垂直與橫向生長速率比時，間隙1310、1340可被調整到非常小的值，例如窄到50nm。圖13(a)的Ge島又是完全沒有應力的，如由HRXRD所揭示的。相反，熱應力確實在從生長溫度冷卻期間在圖13(b)的平面圖SEM圖像中可見的被圖案化區(qū)域1370外面的區(qū)域1350中發(fā)展。因此，未被圖案化的區(qū)域1350趨于形成破裂1360，而沒有破裂在被圖案化的區(qū)域1370中形成。此外，看到破裂傳播被被圖案化的區(qū)域1370抑制。由此，根據(jù)本發(fā)明，通過適當襯底圖案100、400、600、700上的生長，有可能結合幾乎任意厚度的晶格和熱失配半導體結構，只要工藝序列200的步驟250、260被選擇成例如防止形成大的相連區(qū)域。(4)與理想襯底材料的比較 現(xiàn)在參考圖14(a)至14(d)，可以看到關于在被圖案化的Si (001)襯底上生長的Ge支柱1410、在未被圖案化的Si (001)襯底上生長的連續(xù)Ge層1420以及最終的Ge(OOl)晶片1426所獲得的X射線數(shù)據(jù)1400的比較。圖14(a)分別示出了 30 μ m高Ge支柱1410和連續(xù)的8 μ m厚Ge層1420的SEM圖像。在圖14(b)中繪出了圍繞從Si襯底1402、1402的對稱(004)反射以及從Ge支柱1410和層1420的相應(004)反射的X射線倒晶格空間圖(RSM)。在圖14(d)中示出了 Ge
(004)反射1410、1420的區(qū)域中的RSM的放大圖像。圖14(c)示出了在Ge (004)反射的區(qū)域內沿Qz的X射線掃描的比較。曲線1410涉及關于圖9(a)的Ge支柱1410獲得的測量值，曲線1420涉及關于圖9 (a)的連續(xù)Ge層1420獲得的測量值，以及曲線1426涉及關于整體Ge晶片獲得的相應結果。曲線1410顯示出尖銳的峰值1426，其位置和半寬與理想Ge晶片1426的那些完全相同，證明Ge支柱1410完全弛豫并具有非常出色的結晶質量。曲線1410在更高的Qz具有第二個最大值1424，這個最大值來自于溝槽1411中存在的拉伸應變的Ge。對于連續(xù)層1420，最大值出現(xiàn)在更高的Qz，從其可以推導出大約O. 15%的拉伸應變。就是這個熱感應出的拉伸應變導致厚Ge膜情況下的破裂和晶片彎曲。(5)成分遞變與被圖案化的生長現(xiàn)在參考圖15(a)至15(b)，可以經圖像1500看到一個例子，其中升高的襯底區(qū)域110、310、410、510、610、710、730、740、750、760上的外延生長與成分遞變的方法相結合，其中Si1Jex合金以大約10%/μ m的速率從純Si遞變到純Ge。圖15(a)顯示出了平坦的Si
(001)襯底區(qū)域和尺寸為15χ 15μπι的方形的被圖案化的區(qū)域之間的邊界。在這個尺寸的升高襯底區(qū)域上生長的隔離外延結構的特征在于被傾斜刻面1520定界的水平刻面1510。盡管平坦的襯底區(qū)域的表面呈現(xiàn)出由位錯隆起1530形成的明顯交叉影線，然而，在被圖案化的部分中可以看到非常少的隆起1530。根據(jù)圖15(b)，具有9χ 9較小特征尺寸的被圖案化的區(qū)域在水平刻面1540上完全沒有呈現(xiàn)出任何可見的交叉影線。這指示，即使當升高的襯底區(qū)域110、310、410、510、610、710、730、740、750、760的尺寸為許多微米時，也存在到外延片330的側壁的有效位錯滑動。不預期在遞變的結構中形成不動的位錯380，因為有效的錯配總是很小。因此，當使用成分遞變時，即使當位錯偏轉在沒有傾斜刻面360時不能發(fā)生的時候，足夠高度的外延片330可以保持無位錯。應用如以上所提到的，本發(fā)明的直接應用包括在另一種材料的被圖案化的襯底上外延生長某種材料的半導體層，其中生長層的材料總體上為襯底增加了價值。例如，這可以通過選擇由廉價冶金級硅制成的襯底來發(fā)生，在其上生長高純度、高度理想的Si，例如以圖 9(a)中所示的支柱的形式。通過結合前面考慮過的任何襯底/層材料，可以形成昂貴材料的虛擬襯底。在許多情況下，一種很顯然的選擇將是用某種昂貴半導體，例如GaAs或者InP，涂覆的優(yōu)選地大尺寸的硅襯底。因而，所有此類應用的產物都可以是虛擬襯底，作為任何類型設備的后續(xù)制造的起點?，F(xiàn)在參考圖16，可以看到用于通用設備1680的制造的示意性工藝序列1600。在步驟1602，襯底1605根據(jù)工藝序列200的工藝步驟210被圖案化，定義至少一個升高的襯底區(qū)域1610，這些區(qū)域被溝槽1620彼此隔開并與周圍的區(qū)域1611隔開。襯底1605可以是例如Si晶片或者SOI晶片，或者SiC晶片，這種晶片可以承受:多個可選的CMOS處理步驟，包括在升高的襯底區(qū)域1610下面的植入步驟1615。建議用介電層1614來保護CMOS電路1612?？蛇x地，襯底1605可以是例如Si、SOI、GeOI、SiC、GaAs、InP或者藍寶石晶片，這些晶片已經可選地在圖案化步驟1602之前以任何其它方式進行了預處理。在工藝步驟1604，可以應用工藝序列200的步驟220至270，從而在襯底1605暴露的升高區(qū)域1610上形成外延層堆疊1630。在襯底1605是處理過的CMOS晶片的情況下，工藝步驟1604及以下全部步驟都可被選擇成滿足CMOS后端工藝的需求。工藝序列200的工藝步驟280可以包括幾個子步驟。子步驟1606可以包括用填充材料1650填充溝槽1620，所述填充材料可以是例如聚合物或者無機電介質。隨后可以執(zhí)行可選的化學-機械拋光步驟，以便在工藝步驟1608之前產生平面表面。工藝步驟1608可以包括金屬化步驟，其中在外延層堆疊1630上形成觸點1660。通用設備1680的制造可以包括附加的子步驟，例如像接觸可選的植入?yún)^(qū)域1615。根據(jù)被圖案化的襯底100、400、600、700的類型以及在工藝序列200的步驟250、
260中形成的外延層堆疊的類型，通用設備1680現(xiàn)在可被應用以構成包括從例如單片集成到CMOS芯片上的晶格失配層堆疊制造的波導、調制器、檢測器和發(fā)射器的光子電路。通用設備1680還可以構成從例如單片集成到CMOS芯片上的晶格失配層堆疊制造的電子電路。通用設備1680還可以構成例如單片集成到CMOS芯片上的成像檢測器陣列，諸如紅外成像檢測器和X射線像素檢測器，其中，例如，每個單個像素1610都可由CMOS電路1612讀出。通用設備1680還可以是多結太陽能電池的陣列。通用設備1680可以是從單片集成到單晶襯底晶片上的晶格失配層堆疊制造的光電、微電子和光子設備的任意其它組合?，F(xiàn)在參考圖17，可以看到用于通用設備1704的備選制造過程1700的示意圖。在這里，被圖案化的晶片1705要經受工藝序列200的工藝步驟220至270，由此，失配的外延材料堆疊1730可以在升高的襯底區(qū)域1710上生長。然后，晶片1705可被翻轉并在低溫晶片鍵合工藝中鍵合到CMOS處理過的晶片1740。晶片1740可以包含接觸層堆疊1730的觸點焊盤1740。CMOS晶片1740可以包括在表面1744上或者在表面1746上，或者在表面1744和1746兩者上制造的CMOS電路。在這種策略的一種變體中，圖案化可以不僅應用于晶片1705，而且還應用于晶片1740。在工藝序列200的工藝步驟220至270期間，在晶片1704的升高的襯底區(qū)域1710上生長的失配外延材料堆疊1730可以是例如P摻雜的。相反，在晶片1740上生長的相應的失配外延材料堆疊可以是η摻雜的，或者反之亦然。為了把具體的η摻雜和P摻雜區(qū)域放到電觸點中，在執(zhí)行翻轉和鍵合處理之前，晶片1705和1740均經受工藝序列200的附加設備處理步驟280，例如眾所周知的反應離子蝕刻和金屬化步驟。剛描述過的處理序列可以例如應用于集成在CMOS芯片上的熱電發(fā)電機的制造。在這里，晶片1705上的P摻雜層堆疊1730和晶片1740上的相應η摻雜層堆疊可以形成ρ-η結二極管，其中，P側可以連 接到熱源，而η側可以連接到熱宿，或者反之亦然。例如，夕卜延層堆疊1730可以包括SiGe合金或者適于熱電應用的任何其它材料。因為熱電設備比例如檢測器或發(fā)射器或者其它有源設備遭受高TDD的損害較小，所以，在這種應用中，被圖案化的襯底800還可以包含例如維度在大約100 μ m或者甚至更大的比較大的結構，只要晶片彎曲和層破裂保持在可以忽略的規(guī)?！，F(xiàn)在參考圖18，可以看到用于通用設備1804的一種備選設備制造工藝1800的示意圖。在這里，薄的被圖案化的晶片1805經受工藝序列200的工藝步驟220至270。然后，晶片1805可以在低溫晶片鍵合工藝中鍵合到CMOS晶片1840。CMOS晶片1840可以具有與活性層堆疊1830對準的可選觸點區(qū)域1835。CMOS晶片1840可以包括在表面1844上或者在表面1846上或者在表面1844和1846兩者上制造的CMOS電路。除非另外指出，否則以上提到的專利與文章都以其內容不與本公開內容不一致的程度在此通過引用而并入。本發(fā)明的其它特點與執(zhí)行模式在所附權利要求中描述。另外，應當認為本發(fā)明包括在本說明書、所附權利要求和/或附圖中所述的每個特征的所有可能組合，這種族和可以被認為是新穎的、有獨創(chuàng)性的和可工業(yè)應用的。在這里所述本發(fā)明實施方式中，許多變化與修改都是可能的。盡管在這里已經示出并描述了本發(fā)明的某些說明性實施方式，然而預期對前面公開內容的廣泛修改、變化和替代。盡管以上描述包含許多細節(jié)，但這些不應當看作是對本發(fā)明范圍的限制，而是作為其一種或另一種優(yōu)選實施方式的示例。在某些實例中，可以采用本發(fā)明的有些特征，而沒有其它特征的對應使用。相應地，應當認識到，以上描述要廣義地解釋和理解為是僅僅作為說明和例子給出的，本發(fā)明的主旨與范圍只能由本說明書最后提出的權利要求來限制。附錄以下美國專利文檔、外國專利文檔及附加的出版物都在此通過引用而并入并依據(jù)美國專利文檔2008/0308909 Al 12/2008Masahiro Sakai 等人2003/0033974 A12/2003Tetsuzo Ueda2008/0233716 A19/2008Kazuhide Abe2006/0216849 A19/2006Letertre 等人2008/0308909 Al 12/2008Masahiro Sakai 等人
5, 759,8986/1998Ek 等人5, 221,4136/1993Brasen 等人6, 537, 3703/2003Hemandez 等人6, 635, 110BI 10/2003Luan 等人5,158,90710/1992Fitzgerald2008/0001169 All/2008Lochtefeld 等人2008/0149941 A16/2008Li 等人2009/0039361 A12/2009Li 等人2009/0065047 A13/2009Fiorenza 等人2005/0199883 A19/2005Borghs 等人
6, 380, 108B14/2002Linthicum 等人2007/0077670 A14/2007Kim 等人7, 115,895B2 10/2006 VOH Kanel5, 501,8933/1996Laermer 等人其它專利文檔GB2215514A 9/1989 Goodfellow 等人W02008/030574 Al 3/2008 Bai 等人EP0505093A2 9/1992 Bean 等人2010/033813 A2 3/2010 Fiorenza 等人W09604677Al 2/1996 von KSnel等人W02006097804 A3 9/2006 VOIl Kanel附加的出版物V. K. Yang 等人，“Crack formation in GaAs heteroepitaxial films on Si andSiGe virtual substrates”，Journal of Applied Physics，(2003 年 4 月 I 日)第 7 期第93 卷，3859-3865 頁。H. Chen 等人，“ Low-t emperature buffer layer for growth oflow-dislocation-density SiGe layer on Si by molecular-beam epitaxy”，Journal ofApplied Physics, (1996 年 I 月 15 日)第 2 卷，1167-1169 頁。E. A. Fitzgerald 等人，“Epitaxial necking in GaAs grown on pre-patternedSi substrates”，Journal of Electronic Materials，( 1991 年)第 10 期第 20 卷，839-853頁。Τ· A. Langdo 等人，“High quality Ge on Si by epitaxial necking”，AppliedPhysics Letters，(2000 年 6 月 19 日)第 25 期第 76 卷，3700-3702 頁。A. E. Blakeslee, iiThe use of superlattices to block the propagationof dislocations in semiconductors”， Materials Research Society SymposiumProceedings, (1989 年)第 148 卷，217-227 頁。I. Y. Knoke 等人，“Reduction of dislocation density in GaN duringlow-pressure solution growth，，，Journal of Crystal Growth, (2008 年)第 310 卷，3351-3357 頁。
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權利要求
1.一種結構，包括 a)被圖案化的晶體半導體襯底，具有由溝槽(120、320、420、430、620、720)定界的升高的區(qū)域(110、130、410、610、710);以及 b)外延半導體材料，以隔離的半導體片(330、570)的形式淀積在所述升高的襯底區(qū)域上。
2.如權利要求I所述的結構，包含失配的半導體材料，其中 a)所述被圖案化的半導體襯底由第一晶體半導體材料制成；以及 b)所述外延淀積物包括至少一種與所述襯底具有晶格失配或者熱失配的第二晶體半導體材料。
3.如權利要求2所述的結構，其中，失配的半導體材料是晶格失配或者熱失配的。
4.如權利要求2所述的結構，其中，所述淀積物具有足夠的厚度，以允許與晶格失配相關聯(lián)的缺陷通過其側壁(351、576)或者通過任何內部開口(590、1210、1250)離開所述片。
5.如權利要求I所述的結構，其中，所述溝槽的深度h至少與其寬度d—樣大。
6.如權利要求I所述的結構，其中，所述升高的襯底區(qū)域(130)被刻面，以允許在所述外延片中形成的缺陷通過所述片的側壁離開。
7.如權利要求I所述的結構，其中，所述溝槽的側壁和底部用介電層覆蓋。
8.如權利要求I所述的結構，其中，所述升高的襯底區(qū)域具有至少一個在從IOOnm至大約500 μ m的范圍內的最小維度W。
9.如權利要求I所述的結構，其中，所述升高的區(qū)域包括至少一個區(qū)域，該區(qū)域的邊界沿所述襯底的高對稱方向對準。
10.如權利要求I所述的結構,其中,所述溝槽包括至少一個蝕刻不足的溝槽(720)。
11.如權利要求I所述的結構，其中，所述隔離的片在生長期間具有刻面(361、362)，并且其中，所述刻面傾斜到生長方向，以允許把垂直缺陷(380)偏轉到傾斜方向(381)，使得所述缺陷可通過所述片的側壁(351)離開。
12.如權利要求I所述的結構，其中，外延片(330、570)的表面在外延生長期間已經被修改成具有水平表面(326 )。
13.如權利要求I或者2中任何一項所述的結構，其中，隔離的片(330、570)具有小到足以抑制層破裂和晶片彎曲的寬度(314、514)和高度(312、512)。
14.如權利要求2所述的結構，其中，隔離的片(330、570)由包括大約30_300nm范圍內的寬度的窄通道(1310、1340)隔開。
15.如權利要求I所述的結構，其中，所述半導體襯底是包括Si、SOI、Ge、GeOI,GaAs,InP、InSb、CdTe、SiC、Al203、AlN 和 GaN 的一組襯底中的一種。
16.如權利要求2所述的結構，其中，所述至少一種第二半導體材料是一組半導體材料中的一種，包括基本的IV族半導體及其合金以及來自III-V族、II-VI族和IV-VI族的化合物半導體及其合金。
17.如權利要求2所述的結構，其中，來自所述至少一種第二半導體材料的外延淀積物包括具有成分遞變的層，所述遞變的層選自包括IV族、III-V族、II-VI族和IV-VI族半導體的合金的一組合金，而且所述遞變的層便于位錯朝向所述外延片的側壁(351、576)滑動。
18.如權利要求2所述的結構，其中，所述外延淀積物包括由多個半導體層制成的活性層堆疊，所述多個層選自包括基本的IV族半導體及其合金以及來自III-V族、II-VI族和IV-VI族的化合物半導體及其合金的一組半導體層。
19.如權利要求18所述的結構，其中，所述活性層堆疊中的至少一層被摻雜。
20.如權利要求1-19中任何一項所述的結構，其中，所述外延層堆疊包括光伏太陽能電池。
21.如權利要求20所述的結構，其中，所述光伏太陽能電池是三結太陽能電池。
22.如權利要求21所述的結構，其中，所述三結太陽能電池的底部單元是Gep_n結太陽能電池。
23.如權利要求17所述的結構，其中，至少一層被摻雜。
24.如權利要求1-17和23中任何一項所述的結構，其中，所述外延淀積物包括光伏太陽能電池。
25.如權利要求24所述的結構，其中，所述光伏電池包括堆疊成多結太陽能電池的至少三個單結太陽能電池。
26.如權利要求2所述的結構，其中，所述半導體襯底經受了CMOS處理。
27.如權利要求1-18和26中任何一項所述的結構，其中，所述層堆疊包括至少一個高移動性晶體管結構。
28.如權利要求1-19和26中任何一項所述的結構，其中，所述層堆疊包括光子結構,包括至少一個發(fā)光二極管結構，或者激光二極管結構，或者其中，所述層堆疊包括用于熱電設備的結構。
29.如權利要求1-19和26中任何一項所述的結構，其中，所述層堆疊包括紅外成像檢測器結構，所述紅外成像檢測器結構包括與所述CMOS處理過的襯底的讀出電路進行通信的像素。
30.如權利要求29所述的結構，其中，所述紅外檢測器由Ge制成。
31.如權利要求29所述的結構，其中，所述紅外檢測器結構由InGaAs合金制成。
32.如權利要求1-19和26中任何一項所述的結構，其中，所述層堆疊包括X射線成像檢測器結構，所述X射線成像檢測器結構包括與所述CMOS處理過的襯底的讀出電路進行通信的像素。
33.如權利要求32所述的結構，其中，所述X射線檢測器結構由Ge制成。
34.一種形成權利要求I所述結構的方法，所述結構具有升高的區(qū)域上的隔離的半導體 片(330、570)，所述方法包括步驟 a)形成被圖案化的晶體半導體襯底，所述圖案包括由溝槽(120、320、420、430、620、720)定界的升高的區(qū)域(110、130、410、610、710)； b)執(zhí)行非現(xiàn)場襯底清潔； c)把襯底加載到外延反應器中； d)可選地執(zhí)行現(xiàn)場清潔； e)可選地利用相對橫向生長來說利于縱向生長的外延生長模式在所述升高的區(qū)域上外延淀積至少一個半導體層；以及 f)可選地退火所述至少一個半導體層。
35.如權利要求34所述的方法，其中，所述至少一個半導體層包括與所述襯底具有晶格失配或者熱失配的晶體材料。
36.如權利要求35所述的方法，其中，所述層生長到足以允許與所述晶格失配相關聯(lián)的缺陷通過側壁(351、576)或者通過任何內部開口(590、1210、1250)離開所述片的厚度。
37.如權利要求34所述的方法，其中，所述溝槽被蝕刻到至少與其寬度w—樣大的深度h0
38.如權利要求34所述的方法，其中，所述升高的襯底區(qū)域(110、130、410、610、710)的表面通過各向異性蝕刻被刻面。
39.如權利要求34所述的方法，其中，在所述溝槽的側壁和底部形成介電層。
40.如權利要求34所述的方法，其中，所述升高的襯底區(qū)域以從IOOnm至大約500μ m 范圍內的最小維度w被圖案化。
41.如權利要求34所述的方法，其中，所述升高的區(qū)域中的至少一個與所述襯底的高對稱方向對準。
42.如權利要求34所述的方法，其中，所述溝槽中的至少一個是蝕刻不足的。
43.如權利要求34所述的方法，其中，外延生長條件在生長期間被調整，由此有利于形成傾斜刻面(361、362)，并由此把垂直缺陷(380)偏轉到傾斜方向(381)，使得所述缺陷可以通過所述片的側壁(351)離開。
44.如權利要求36和43中任何一項所述的方法，其中，在所有缺陷都逸出到所述側壁之后修改生長條件，由此把所述外延片的表面形態(tài)從傾斜變成水平刻面。
45.如權利要求34至44中任何一項所述的方法，其中，隔離的片(330、570)生長到小到足以抑制層破裂和晶片彎曲的寬度(314、514)和高度(312、512)。
46.如權利要求34和35中任何一項所述的方法，其中，形成隔離的片(330、570)包括形成隔開所述片的窄通道(1310、1340)，所述窄通道包括大約30-300nm范圍內的寬度。
47.如權利要求34所述的方法，其中所述半導體襯底是選自包括Si、SOI、Ge、GeOI,GaAs> InP、InSb、CdTe、SiC、A1203、AlN 和 GaN 的一組襯底的任意一種。
48.如權利要求34所述的方法，其中，至少一種第二半導體材料是選自一組半導體材料的一種，包括基本的IV族半導體及其合金以及來自III-V族、II-VI族和IV-VI族的化合物半導體及其合金。
49.如權利要求34所述的方法，其中，來自至少一種第二半導體材料的外延淀積物包括具有成分遞變的層，所述遞變的層選自IV族、III-V族、II-VI族和IV-VI族半導體的合金，而且所述遞變的層便于位錯朝向所述外延片的側壁(351、576 )滑動。
50.如權利要求34所述的方法，其中，所述外延淀積物包括由多個半導體層制成的活性層堆疊，包括基本的IV族半導體及其合金以及化合物半導體，其中所述化合物包括選自包括III-V族、II-VI族和IV-VI族的一組成分的至少一種成分及其合金。
51.如權利要求50所述的方法，其中，所述活性層堆疊中的至少一層被摻雜。
52.如權利要求51所述的方法，還包括光伏太陽能電池結構的形成。
53.如權利要求52所述的方法，其中，所述光伏太陽能電池結構包括三結太陽能電池。
54.如權利要求53所述的方法，其中，Gep_n結作為所述三結太陽能電池的底部單元形成。
55.如權利要求49至51中任何一項所述的方法，包括光伏太陽能電池的形成。
56.如權利要求55所述的方法，其中，所述光伏太陽能電池的形成包括至少三個堆疊的單結太陽能電池的形成。
57.如權利要求34所述的方法，其中，所述襯底經受了CMOS處理。
58.如權利要求34至50和57中任何一項所述的方法，包括高移動性電子結構的形成。
59.如權利要求34-51和57中任何一項所述的方法，其中，所述層堆疊的形成包括光子結構的形成，包括至少一個發(fā)光二極管結構，或者激光二極管結構，或者其中，所述層堆疊的形成包括形成用于熱電設備的結構。
60.如權利要求34-51和57中任何一項所述的方法，其中，所述層堆疊的形成包括紅外成像檢測器結構的形成，所述紅外成像檢測器結構包括與所述CMOS處理過的襯底的讀出電路進行通信的像素。
61.如權利要求60所述的方法，其中，所述紅外成像檢測器結構由Ge層形成。
62.如權利要求60所述的方法，其中，所述紅外成像檢測器結構由InGaAs合金層形成。
63.如權利要求34-51和57中任何一項所述的方法，其中，所述層堆疊的形成包括X射線成像檢測器結構的形成，所述X射線成像檢測器結構包括與所述CMOS處理過的襯底的讀出電路進行通信的像素。
64.如權利要求63所述的方法，其中，所述X射線成像檢測器結構由Ge制成。
65.一種半導體產品，通過權利要求34至64中任何一項所述的方法制成。
全文摘要
用于產生晶格匹配、晶格失配和熱失配的半導體材料的活性層堆疊的結構和方法，通過在無掩膜工藝中使用到升高的襯底區(qū)域上的外延生長，具有低的穿透位錯密度、沒有層破裂以及最小化晶片彎曲。
文檔編號H01L21/02GK102859650SQ201180020944
公開日2013年1月2日 申請日期2011年4月26日 優(yōu)先權日2010年4月27日
發(fā)明者漢斯·馮凱內爾, 萊奧尼達·米利奧 申請人:漢斯·馮凱內爾, 萊奧尼達·米利奧