專利名稱：具有使電容降低的p-本體的LDMOS器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，且本發(fā)明特別涉及橫向擴(kuò)散金氧半導(dǎo)體場(chǎng)效晶體管(MOSFET) (LDMOS)器件。
背景技術(shù)：
諸如直流(DC/DC)轉(zhuǎn)換器的電壓調(diào)節(jié)器是用于提供電子系統(tǒng)穩(wěn)定的電壓源。高效率直流轉(zhuǎn)換器尤為低功率器件的電源管理所需，例如膝上型筆記型電腦和手機(jī)。切換電壓調(diào)節(jié)器(或簡(jiǎn)稱「切換調(diào)節(jié)器」)已知為高效型直流轉(zhuǎn)換器。切換調(diào)節(jié)器通過(guò)以下方式產(chǎn)生輸出電壓將輸入DC電壓轉(zhuǎn)換成高頻電壓，并濾波所述高頻輸入電壓而產(chǎn)生輸出DC電壓。明確地說(shuō)，切換調(diào)節(jié)器包括開(kāi)關(guān)，用以交替耦合及去耦合輸入DC電壓源(如電池)和負(fù)載(如集成電路)。通常包括電感器與電容器的輸出濾波器耦接在輸入電壓源與負(fù)載之間，以濾波開(kāi)關(guān)輸出，進(jìn)而提供輸出DC電壓?？刂破?如脈寬調(diào)制器或脈頻調(diào)制器)控制開(kāi)關(guān)，·以維持實(shí)質(zhì)固定不變的輸出DC電壓。橫向擴(kuò)散金氧半導(dǎo)體(LDMOS)晶體管因有低比接通電阻和高漏極/源極崩潰電壓而用于切換調(diào)節(jié)器。

發(fā)明內(nèi)容
本發(fā)明的一方面為一種晶體管，包括注入基板的η-井、源極區(qū)、包含η+區(qū)的漏極區(qū)，以及位于源極區(qū)與漏極區(qū)間的柵極，所述源極區(qū)包括P-本體區(qū)和位于P-本體區(qū)的Π+區(qū)與P+區(qū)。P-本體區(qū)包括具第一深度、第一橫向擴(kuò)展與第一 P型雜質(zhì)濃度的第一注入?yún)^(qū)，和具第二深度、第二橫向擴(kuò)展與第二 P型雜質(zhì)濃度的第二注入?yún)^(qū)。第二深度小于第一深度，第二橫向擴(kuò)展大于第一橫向擴(kuò)展，且第二濃度高于第一濃度。P+區(qū)和η+區(qū)毗連第二注入?yún)^(qū)。實(shí)施方式可包括一或多個(gè)下列特征。P-本體區(qū)可被配置成將漏極區(qū)與源極區(qū)間電容降至預(yù)定值以下。P-本體區(qū)可被配置成降低漏極區(qū)與源極區(qū)間電容至少30%。第二濃度可為第一濃度的至少兩倍。第一濃度可為5Χ1012至I. 1Χ1013。第一深度可比第二深度深約O. 5微米(μ m)。第一深度可為O. 5至I μ m，第二深度可為I至I. 5 μ m。第二注入?yún)^(qū)可橫向延伸到柵極下方，例如小于約O. I μπι。第一注入?yún)^(qū)的邊緣可橫向?qū)?zhǔn)柵極的源極側(cè)邊。第一注入?yún)^(qū)可橫向延伸到柵極下方，第二注入?yún)^(qū)則橫向延伸到比第一注入?yún)^(qū)更遠(yuǎn)的柵極下方。第一注入?yún)^(qū)可橫向延伸到柵極下方約O. 2至O. 25 μπι處。第一注入?yún)^(qū)和第二注入?yún)^(qū)可被配置成使柵極與漏極間的電位梯度比只具第二注入?yún)^(qū)的晶體管的電位梯度和緩。第一注入?yún)^(qū)和第二注入?yún)^(qū)可被配置成使晶體管的漏極與源極間電容比只具第二注入?yún)^(qū)的晶體管的電容小至少15%。柵極可包括第一區(qū)域及第二區(qū)域，所述第一區(qū)域具有為第一厚度的第一氧化層、所述第二區(qū)域具有不同第二厚度的第二氧化層。第一厚度可大于第二厚度，第一區(qū)域可比第二區(qū)域更靠近漏極。柵極可為階狀柵極，第一區(qū)域可毗連第二區(qū)域。柵極可為雙柵極，第一區(qū)域可離第二區(qū)域預(yù)定非零距離。η型摻雜的淺漏極可注入漏極區(qū)。
本發(fā)明的另一方面為一種制造呈現(xiàn)減少電容性損失的晶體管的方法，包括以下步驟將η-井區(qū)注入基板表面、在晶體管的源極區(qū)與漏極區(qū)間形成柵氧化物、以導(dǎo)電材料覆蓋柵氧化物而形成晶體管的柵極、將P-本體區(qū)注入晶體管的源極區(qū)、在P-本體區(qū)的第二注入?yún)^(qū)中 ，將η+區(qū)與ρ+區(qū)注入晶體管的源極區(qū)，以及將η+區(qū)注入晶體管的漏極區(qū)。注入P-本體區(qū)的步驟包括利用具第一能量且與第一表面法線夾第一角度的第一注入束，注入第一注入?yún)^(qū)，使第一注入?yún)^(qū)具有第一深度、第一橫向擴(kuò)展和第二雜質(zhì)的第一濃度，以及利用具第二能量且與第一表面法線夾第二角度的第二注入束，注入第二注入?yún)^(qū)，使第二注入?yún)^(qū)具有第二深度、第二橫向擴(kuò)展和第二雜質(zhì)的第二濃度，其中第二角度大于第一角度，第二深度小于第一深度，第二能量小于第一能量，第二橫向擴(kuò)展大于第一橫向擴(kuò)展，且第二濃度高于第一濃度。本發(fā)明的又一方面為一種晶體管，包括注入基板的η-井、源極區(qū)、包括η+區(qū)的漏極區(qū)，以及位于源極區(qū)與漏極區(qū)間的雙柵極，所述源極區(qū)包括位于η-井的ρ-本體區(qū)和位于P-本體區(qū)的η+區(qū)與ρ+區(qū)。雙柵極包括靠近源極區(qū)一側(cè)的第一柵極，和靠近漏極區(qū)一側(cè)的第二柵極，第一柵極與第二柵極相隔預(yù)定距離，此距離足夠使柵極與漏極間的電容，比起除了第一柵極毗連第二柵極之外均具有相同晶胞尺寸與構(gòu)造的晶體管的電容小至少15%。實(shí)施可包括一或多個(gè)下列特征。預(yù)定距離可小于O. 5 μπι。柵極與漏極間電容可為總體漏極電容的約50%，且柵極與漏極間電容可比起除了第一柵極毗連第二柵極之外均具有相同晶胞尺寸與構(gòu)造的晶體管的電容小至少15%。第一柵極可包括第一柵氧化層，且第二柵極可包括比第一柵氧化層厚的第二柵氧化層。第一柵氧化層的第一厚度小于約100埃(美>且第二柵氧化層的第二厚度為第一厚度的至少五倍。第一柵氧化層可與第一 η+區(qū)和P-本體區(qū)部分重迭。第二柵氧化層可與第二 η+區(qū)和η型摻雜的淺漏極部分重迭。ρ-本體區(qū)可包括具第一深度、第一橫向擴(kuò)展與第一 P型雜質(zhì)濃度的第一注入?yún)^(qū)，和具第二深度、第二橫向擴(kuò)展與第二 P型雜質(zhì)濃度的第二注入?yún)^(qū)。第二深度小于第一深度，第二橫向擴(kuò)展大于第一橫向擴(kuò)展，且第二濃度高于第一濃度。P+區(qū)和η+區(qū)可毗連第二注入?yún)^(qū)。本發(fā)明的再一方面為一種晶體管，包括注入基板的η-井、源極區(qū)、包括η+區(qū)的漏極區(qū)，以及位于源極區(qū)與漏極區(qū)間的雙柵極，所述源極區(qū)包括位于η-井的ρ-本體區(qū)和位于P-本體區(qū)的η+區(qū)與ρ+區(qū)。雙柵極包括靠近源極區(qū)一側(cè)的第一柵極，和靠近漏極區(qū)一側(cè)的第二柵極，第一柵極與第二柵極相隔預(yù)定距離，第一柵極耦接第一電極，所述第一電極在晶體管的關(guān)閉狀態(tài)時(shí)保持第一電壓或浮置，第二柵極耦接第二電極，所述第二電極在晶體管的導(dǎo)通狀態(tài)時(shí)保持浮置或不同的第二電壓。實(shí)施可包括一或多個(gè)下列特征。第一柵極可耦接第一電極，所述第一電極在晶體管的關(guān)閉狀態(tài)時(shí)保持第一電壓。第二柵極可耦接第二電極，所述第二電極在晶體管的導(dǎo)通狀態(tài)時(shí)保持不同的第二電壓。第二柵極可耦接第二電極，所述第二電極在晶體管的導(dǎo)通狀態(tài)時(shí)保持浮置。第一柵極可耦接第一電極，所述第一電極在晶體管的關(guān)閉狀態(tài)時(shí)保持浮置。第一電壓與第二電壓間的差異，足夠使柵極與漏極間的電容比有相同構(gòu)造與晶胞尺寸的晶體管的電容小至少15%，其中在關(guān)閉狀態(tài)時(shí)，相同電壓施加于第一柵極和第二柵極。柵極與漏極間電容可為總體漏極電容的約50%，且柵極與漏極間電容可比有相同構(gòu)造與晶胞尺寸的晶體管的電容小20%，其中在關(guān)閉狀態(tài)時(shí)，相同電壓施加于第一柵極和第二柵極。電壓差在關(guān)閉狀態(tài)時(shí)可實(shí)質(zhì)為O至6伏特或呈三態(tài),且電壓差在導(dǎo)通(ON)狀態(tài)時(shí)可為O至12伏特或呈三態(tài)。在關(guān)閉(OFF)狀態(tài)時(shí)，第一柵極可接地，且第二電壓可為約O至6伏特。在關(guān)閉狀態(tài)時(shí)，第一電壓可為約0，且第二電壓可為約O至2伏特(V)或呈三態(tài)。預(yù)定距離可小于O. 5 μ m。第一電壓、第二電壓和預(yù)定距離可被配置成使柵極與漏極間電容比有相同構(gòu)造與晶胞尺寸的晶體管的電容小至少25%，其中第一柵極毗連第二柵極且在相同電壓下操作。第二柵氧化層比第一柵氧化層厚。第一柵氧化層的第一厚度小于約100埃，且第二柵氧化層的第二厚度為第一厚度的至少五倍。P-本體區(qū)可包括具第一深度、第一橫向擴(kuò)展與第一P型雜質(zhì)濃度的第一注入?yún)^(qū)，和具第二深度、第二橫向擴(kuò)展與第二 P型雜質(zhì)濃度的第二注入?yún)^(qū)。第二深度小于第一深度，第二橫向擴(kuò)展大于第一橫向擴(kuò)展，且第二濃度高于第一濃度。P+區(qū)和η+區(qū)可毗連第二注入?yún)^(qū)。P-本體區(qū)的柵極側(cè)邊可自行對(duì)準(zhǔn)第二柵極的源極側(cè)邊。η型摻雜的淺漏極可注入漏極區(qū)。η型摻雜的淺漏極的柵極側(cè)邊可自行對(duì)準(zhǔn)第一柵極的漏極側(cè)邊。一些實(shí)施方式可具備一或多個(gè)下列優(yōu)點(diǎn)。LDMOS晶體管的電容性損失因柵極與漏極間、漏極與源極間、及/或P-本體區(qū)與η型井間的電容降低而減少。上述電容降低將可減少晶體管的集總電容，并且上述電容降低將可提高對(duì)于任何包括此類晶體管的器件(如電壓調(diào)節(jié)器)的給定負(fù)載電流的效率。由于電容性損失減少，故也可增進(jìn)器件的峰效率。·一或多個(gè)實(shí)施例的細(xì)節(jié)將配合附圖詳述于下。其它特征、方面和優(yōu)點(diǎn)在參閱實(shí)施方式說(shuō)明、圖式和權(quán)利要求書后，將變得更清楚易懂。


示例實(shí)施例將配合附圖加以說(shuō)明，其中相同的元件符號(hào)代表相仿的元件，其中圖IA為L(zhǎng)DMOS器件的截面示意圖；圖IB為L(zhǎng)DMOS器件的另一實(shí)施的截面示意圖；圖2Α至圖2C為雙柵極LDMOS器件的截面示意圖；圖3Α至圖3Β為繪示LDMOS器件中的電位分布圖；圖4為圖示雙柵極LDMOS器件的制造步驟流程圖；圖5為圖示負(fù)載電流相應(yīng)于LDMOS器件的效率特性的曲線圖；以及圖6為降壓轉(zhuǎn)換器的電路圖。
具體實(shí)施例方式電容性損失會(huì)降低晶體管效率。晶體管電容的一個(gè)造就因素為漏極與源極間電容。不局限于任何特殊理論，晶體管的漏極與源極間電容是漏極與源極間的電壓電位梯度的函數(shù)。通過(guò)提供晶體管在漏極與源極間擴(kuò)展電壓電位梯度的摻雜輪廓，即通過(guò)將電壓電位差擴(kuò)展到更大的量來(lái)減少梯度，可使晶體管呈現(xiàn)低電容性損失。晶體管電容的另一造就因素為柵極與漏極間電容。不局限于任何特殊理論，柵極與漏極間電容是柵極與漏極間的電壓電位梯度的函數(shù)。電容性損失也可通過(guò)使用雙柵極而減少，所述雙柵極包括靠近源極的第一柵極，和與第一柵極相隔并靠近漏極的第二獨(dú)立控制柵極。特別地，通過(guò)將控制電壓施加于第一部分，并于第二柵極施加較低的低電壓，可使電壓電位差擴(kuò)展到較大的量，進(jìn)而降低柵極與漏極間電容。此外，假設(shè)雙柵極尺寸不相對(duì)標(biāo)準(zhǔn)柵極增大，則移除部分柵極會(huì)縮減所述柵極的總面積，因而降低電容。
參照?qǐng)D1A，圖IA為橫向擴(kuò)散金氧半導(dǎo)體(LDMOS)晶體管100的截面示意圖。概括來(lái)看，晶體管100包括漏極區(qū)104、源極區(qū)106和柵極區(qū)108。LDMOS晶體管100可制造于ρ型基板102的高電壓η型井(HNW) 103上。柵極108包括導(dǎo)電層114，例如多晶硅，所述導(dǎo)電層114設(shè)置于介電層116上，例如氧化物(如氧化硅)。柵極可為階狀柵極，所述階狀柵極包括如位于柵極的源極側(cè)的第一柵極區(qū)110，和如位于柵極的漏極側(cè)的第二柵極區(qū)112。第一柵極區(qū)110包括薄氧化層116a，而第二柵極區(qū)112包括厚氧化層116b。漏極區(qū)104可包括η型摻雜的η+區(qū)122和η型摻雜的淺漏極(NDD) 124。淺漏極124的摻雜濃度比η+區(qū)122低，且淺漏極124延伸到比η+區(qū)更深及/或更遠(yuǎn)的柵極108下方。η+區(qū)124經(jīng)注入接觸淺漏極124，例如被淺漏極124圍繞。漏極 電極132設(shè)置在基板上且電氣連接η+區(qū)122。源極區(qū)106包括η型摻雜的η+區(qū)126、ρ型摻雜的ρ+ 區(qū)128和ρ型摻雜的P-本體130。ρ-本體130的摻雜濃度比ρ+區(qū)128低，且ρ-本體130延伸到比η+區(qū)126與ρ+區(qū)128較深及比η+區(qū)126更深的柵極108下方。η+區(qū)126和ρ+區(qū)128經(jīng)注入接觸P-本體130，例如被ρ-本體130圍繞。源極電極135設(shè)置在基板上且電氣連接η+區(qū)126與ρ+區(qū)128?；蛘?，個(gè)別接觸墊可接觸η+區(qū)126與ρ+區(qū)128。在一些實(shí)施中，HNW 103是深注入，且HNW 103通常是比傳統(tǒng)CMOS n_井摻雜地更少。在一些實(shí)施中，HNW 103具有逆行垂直摻雜輪廓。圖IA所示的基礎(chǔ)LDMOS結(jié)構(gòu)可以不同方式修改如下。然下述LDMOS晶體管仍依據(jù)制造晶體管100的線寬工藝技術(shù)配置。例如，包括氧化層116a、116b的LDMOS晶體管可采行線寬O. 18 μπι或以下的工藝技術(shù)。圖IA所示的LDMOS晶體管可實(shí)施做為器件零件，例如電源開(kāi)關(guān)(如用于電壓調(diào)節(jié)器的電源開(kāi)關(guān))。所述器件通常配置來(lái)處理大電流，且所述器件包括多個(gè)互相連接的分布式晶體管。例如，分布式晶體管的通道寬度可為約2公尺，以提供約30安培的電流容量。在所述器件中，電氣連接η+區(qū)124、η+區(qū)126和ρ+區(qū)128可由上覆金屬層上的多個(gè)接觸墊或電流繞線結(jié)構(gòu)制成。操作時(shí)，LDMOS晶體管或包括LDMOS晶體管的器件將呈現(xiàn)電容性損失。不局限于任何特殊理論，電阻性損失是與流過(guò)器件的電流平方成正比，而切換損失是與電流成線性比例。故在一些情況下，如就峰效率應(yīng)用而言，電容性損失很明顯，是以減少所述損失是有益的。電容性損失可以漏極相關(guān)的集總電容Cx表示。集總電容Cx可包括一或多個(gè)下列項(xiàng)目柵極與漏極間電容Cgd、漏極與源極間電容Cds，和接觸墊及/或電流繞線結(jié)構(gòu)引起的電容cmetal。集總電容更可包括P-本體130與HNW 103間的電容Cpb_nwl，和HNW 103與基板102間的電容Cnwl_psub。在一些情況下，電容Cds取決于電容Cpb_nwl與Cnwl_psub。然此清單并無(wú)限定意圖，集總電容Cx也可包括其它電容，包括器件中不同位置間的寄生電容。因此，集總電容Cx可表不成Cx-Cgd+Cds+Cpb_nwl+Cnwl_psub+Cmetal+Cmisc其中Cnii sc代表其它各式各樣的電容，所述電容包括貢獻(xiàn)至集總電容Cx的寄生電容。故降低一或多個(gè)分量電容，可降低集總電容Cx。現(xiàn)參照?qǐng)D3A，圖3A圖示如圖IA所示的一個(gè)LDMOS器件中的電位分布205。對(duì)應(yīng)漏極、源極與柵極的結(jié)構(gòu)分別以104、106、108表示。如圖IA所示，ρ型基板和HNW分別以102、103表示，同時(shí)ρ-本體位置以130表示。ρ-本體130的摻雜輪廓由線207劃界。
仍舊參照?qǐng)D3A的實(shí)例，等勢(shì)區(qū)225對(duì)應(yīng)晶體管中的最聞電位,所述最聞電位對(duì)應(yīng)漏極104的電位且延伸通過(guò)大部分的HNW 103。另一方面，等勢(shì)區(qū)215對(duì)應(yīng)晶體管于柵極108和從源極106經(jīng)由ρ-本體130而至柵極108所形成通道的最低電位。區(qū)域220代表等勢(shì)區(qū)215、225間的電位梯度。圖例250圖示此實(shí)例中等勢(shì)區(qū)215、225和電位梯度區(qū)域220的實(shí)際電位值。例如，等勢(shì)區(qū)240對(duì)應(yīng)11. 63伏特的電位，而等勢(shì)區(qū)215對(duì)應(yīng)-O. 5929伏特的電位。電位梯度區(qū)域220的值介于此二數(shù)值之間。盡管圖3A實(shí)例圖式顯示電位梯度區(qū)域220是由具明確邊界與離散電位值的離散區(qū)組成，但器件中任二個(gè)位置間的實(shí)際電位分布可以是連續(xù)的。此外，甚至等勢(shì)區(qū)215、225各自的電位也可能呈現(xiàn)一些內(nèi)部變異。等勢(shì)區(qū)215、225間的電容是與所述等勢(shì)區(qū)215、225間距成反比。通過(guò)將電位差擴(kuò)展到更長(zhǎng)距離，可降低等勢(shì)區(qū)間電容。換言之，若電位梯度區(qū)域220的寬度增加，則源極與漏極間電容會(huì)降低，因而減少電容性損失。不局限于任何特殊理論，如圖3A所示的電位分布變化將造成晶體管的電容改變，以致改變電容性損失。例如，若電位分布變化使得電位梯度區(qū)域220的寬度增加，則電容Cds會(huì)降低。電位梯度區(qū)域220的寬度增加將使等勢(shì)區(qū)215、225互相遠(yuǎn)離，且此增加導(dǎo)致源極與漏極間電容降低。電位梯度寬度增加還會(huì)造成P-本體與HNW 103間的電容Cpb_nwl，和HNW 103與ρ型基板102間的電容Cnwl_psub降低?！がF(xiàn)參照?qǐng)D3B，圖3B圖示電位梯度區(qū)域220比圖3A寬的電位分布實(shí)例。在此實(shí)例中，較寬的電位梯度區(qū)域220將使等勢(shì)區(qū)215、225互相遠(yuǎn)離，以致降低漏極與源極間電容。然圖3A實(shí)例僅為舉例說(shuō)明、而無(wú)限定之意。例如，等勢(shì)區(qū)的其它等值線也落在本申請(qǐng)案的保護(hù)范圍內(nèi)，只要等勢(shì)區(qū)間的電位梯度區(qū)域220較寬即可。在一些實(shí)施中，電位分布擴(kuò)展可依據(jù)一或多個(gè)限制選擇。例如，摻雜輪廓的特定部分期保留不變，而改變其它部分的形狀。圖3B中ρ-本體的摻雜輪廓209為此限制輪廓的實(shí)例。摻雜輪廓209被配置成使靠近柵極108的輪廓209部分實(shí)質(zhì)類似輪廓207的對(duì)應(yīng)部分，同時(shí)遠(yuǎn)離柵極108的部分則比輪廓207的對(duì)應(yīng)部分更寬。此可能是為了使靠近柵極的長(zhǎng)度保持類似圖3A實(shí)例的目的。圖IB繪示晶體管300的一實(shí)施的簡(jiǎn)化示意圖，所述晶體管300提供較寬的電位梯度區(qū)域220，例如圖3B的電位分布210。晶體管300可實(shí)質(zhì)類似圖IA的晶體管100。然而，晶體管300具有淺而寬的淺P-本體305和深ρ-本體310。深ρ-本體310較深，是意指深P-本體310位于淺ρ-本體305下方且離基板表面更遠(yuǎn)。第一和第二 P-本體可被配置成實(shí)現(xiàn)晶體管300內(nèi)的電位分布210。在所述情況下，淺P-本體305的寬度或橫向擴(kuò)展大于深P-本體310的寬度或橫向擴(kuò)展。在一些實(shí)施中，淺P-本體305的橫向擴(kuò)展可延伸到柵極108下方。深ρ-本體310的邊緣可對(duì)準(zhǔn)柵極108的源極側(cè)邊(如圖IB所示)，或者深ρ-本體310可延伸到柵極108下方，但深ρ-本體310不像淺ρ-本體305那般遠(yuǎn)(如圖2Β所示)。在一些實(shí)施中，第一和第二 P-本體的摻雜濃度可彼此實(shí)質(zhì)不同。例如，淺P-本體305有較高摻雜濃度，而深P-本體310的摻雜濃度比淺ρ-本體305低。在一些實(shí)施中，不同摻雜材料可用來(lái)分別摻雜淺P-本體305和深ρ-本體310。當(dāng)然，用于淺ρ-本體305和深P-本體310的摻雜材料均將提供ρ型摻雜。例如,淺P-本體305的注入深度可為O. 5 μ m至Ι.Ομπι，且注入濃度為1父1013至8父1013。例如，深ρ-本體310的注入深度可大于淺ρ_本體(O. 8 μ m至I. 5 μ m)，且注入濃度為5X IO12至I. 2X IO130摻雜濃度表示成注入步驟的一部分，即每平方公分的粒子通量表示。下表I列出修改注入程序后的電位增進(jìn)效果。
權(quán)利要求
1.一種晶體管，包含 η-井，注入基板中； 源極區(qū)，包括P-本體區(qū)、位于所述P-本體區(qū)的η+區(qū)與ρ+區(qū)，所述P-本體區(qū)包括 第一注入?yún)^(qū)，具有第一深度、第一橫向擴(kuò)展與P型雜質(zhì)的第一濃度；以及 第二注入?yún)^(qū)，具有第二深度、第二橫向擴(kuò)展與所述P型雜質(zhì)的第二濃度，其中所述第二深度小于所述第一深度，所述第二橫向擴(kuò)展大于所述第一橫向擴(kuò)展，且所述第二濃度高于所述第一濃度，其中所述P+區(qū)和所述η+區(qū)毗連所述第二注入?yún)^(qū)； 漏極區(qū)，包含η+區(qū)；以及 柵極，位于所述源極區(qū)與所述漏極區(qū)之間。
2.如權(quán)利要求I所述的晶體管，其中所述P-本體區(qū)是被配置成將所述漏極區(qū)與所述源極區(qū)間的電容降至預(yù)定值以下。
3.如權(quán)利要求2所述的晶體管，其中所述ρ-本體區(qū)是被配置成降低所述漏極區(qū)與所述源極區(qū)間的電容至少30%。
4.如權(quán)利要求I所述的晶體管，其中所述第二濃度為所述第一濃度的至少兩倍。
5.如權(quán)利要求I所述的晶體管，其中所述第一濃度為5X IO12至I. IXlO130
6.如權(quán)利要求I所述的晶體管，其中所述第一深度比所述第二深度深約O.5微米(μ m) ο
7.如權(quán)利要求I所述的晶體管，其中所述第一深度為O.5至I微米(μ m)，且所述第二深度為I至I. 5 μ m。
8.如權(quán)利要求I所述的晶體管，其中所述第二注入?yún)^(qū)橫向延伸到所述柵極下方。
9.如權(quán)利要求8所述的晶體管，其中所述第二注入?yún)^(qū)橫向延伸到所述柵極下方小于約O. I微米(μ m)處。
10.如權(quán)利要求8所述的晶體管，其中所述第一注入?yún)^(qū)的邊緣橫向?qū)?zhǔn)所述柵極的源極側(cè)邊。
11.如權(quán)利要求8所述的晶體管，其中所述第一注入?yún)^(qū)橫向延伸到所述柵極下方，所述第二注入?yún)^(qū)則橫向延伸到比所述第一注入?yún)^(qū)更遠(yuǎn)的所述柵極下方。
12.如權(quán)利要求11所述的晶體管，其中所述第一注入?yún)^(qū)橫向延伸到所述柵極下方約O. 2 至 O. 25 微米(μπι)處。
13.如權(quán)利要求I所述的晶體管，其中所述第一注入?yún)^(qū)和所述第二注入?yún)^(qū)是被配置成使所述柵極與漏極間的電位梯度比只具所述第二注入?yún)^(qū)的晶體管的電位梯度和緩。
14.如權(quán)利要求I所述的晶體管，其中所述第一注入?yún)^(qū)和所述第二注入?yún)^(qū)是被配置成使所述晶體管的漏極與源極間電容比只具所述第二注入?yún)^(qū)的晶體管的電容小至少15%。
15.如權(quán)利要求I所述的晶體管，其中所述柵極包含第一區(qū)域及第二區(qū)域，所述第一區(qū)域具有為第一厚度的第一氧化層、所述第二區(qū)域具有不同第二厚度的第二氧化層。
16.權(quán)利要求15所述的晶體管，其中所述第一厚度大于所述第二厚度，且所述第一區(qū)域比所述第二區(qū)域更靠近所述漏極。
17.權(quán)利要求16所述的晶體管，其中所述柵極是階狀柵極，且所述第一區(qū)域毗連所述第二區(qū)域。
18.權(quán)利要求17所述的晶體管，其中所述柵極是雙柵極，且所述第一區(qū)域離所述第二區(qū)域預(yù)定距離。
19.權(quán)利要求I所述的晶體管，更包含注入所述漏極區(qū)中的η型摻雜的淺漏極。
20.一種制造呈現(xiàn)出減少過(guò)的電容性損失的晶體管的方法，所述方法包含 將η-井區(qū)注入基板的表面； 在所述晶體管的源極區(qū)與漏極區(qū)間形成柵氧化物； 以導(dǎo)電材料覆蓋所述柵氧化物而形成所述晶體管的柵極； 將ρ-本體區(qū)注入所述晶體管的所述源極區(qū)，其中注入所述ρ-本體區(qū)的步驟包含 利用具第一能量且與第一表面的法線夾第一角度的第一注入束，注入第一注入?yún)^(qū)，使所述第一注入?yún)^(qū)具有第一深度、第一橫向擴(kuò)展和第二雜質(zhì)的第一濃度；以及 利用具第二能量且與所述第一表面的所述法線夾第二角度的第二注入束，注入第二注入?yún)^(qū)，使所述第二注入?yún)^(qū)具有第二深度、第二橫向擴(kuò)展和所述第二雜質(zhì)的第二濃度，其中所述第二角度大于所述第一角度，所述第二深度小于所述第一深度，所述第二能量小于所述第一能量，所述第二橫向擴(kuò)展大于所述第一橫向擴(kuò)展，且所述第二濃度高于所述第一濃度； 在所述P-本體區(qū)的所述第二注入?yún)^(qū)中，將η+區(qū)與ρ+區(qū)注入所述晶體管的所述源極區(qū)；以及 將η+區(qū)注入所述晶體管的所述漏極區(qū)。
全文摘要
一種晶體管，包括注入基板的n-井、源極區(qū)、包含n+區(qū)的漏極區(qū)，以及位于源極區(qū)與漏極區(qū)間的柵極，所述源極區(qū)包括p-本體區(qū)和位于p-本體區(qū)的n+區(qū)與p+區(qū)。p-本體區(qū)包括具第一深度、第一橫向擴(kuò)展與第一p型雜質(zhì)濃度的第一注入?yún)^(qū)，和具第二深度、第二橫向擴(kuò)展與第二p型雜質(zhì)濃度的第二注入?yún)^(qū)。第二深度小于第一深度，第二橫向擴(kuò)展大于第一橫向擴(kuò)展，且第二濃度高于第一濃度。p+區(qū)和n+區(qū)毗連第二注入?yún)^(qū)。
文檔編號(hào)H01L21/336GK102971856SQ201180020270
公開(kāi)日2013年3月13日 申請(qǐng)日期2011年3月24日 優(yōu)先權(quán)日2010年3月31日
發(fā)明者馬可·A·蘇尼加 申請(qǐng)人:沃特拉半導(dǎo)體公司