專利名稱：具有界面橫向變摻雜的soi耐壓結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體功率器件，特別涉及一種具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)的功率器件。
背景技術(shù)：
絕緣體硅(Semiconductor On hsulator即SOI)是在上世紀80年代迅速發(fā)展起來的一種新型結(jié)構(gòu)的半導體材料，其獨特的結(jié)構(gòu)特點克服了諸多體硅材料的不足，充分發(fā)揮硅集成電路技術(shù)的潛力，被譽為21世紀硅集成技術(shù)，受到了國內(nèi)外眾多學者的廣泛關(guān)注和深入研究。SOI 高壓集成電路(High Voltage htegrated Circuit，HVIC)集 SOI 技術(shù)、微電子技術(shù)和功率電子技術(shù)于一體，成為功率集成電路領(lǐng)域的一個新興分支，近年來得到了迅速地發(fā)展，在武器裝備、航空航天、工業(yè)自動化、電力電子和其它高新技術(shù)產(chǎn)業(yè)有著極為廣泛的應(yīng)用前景。SOI橫向高壓器件作為SOI HVIC的基石和核心部分之一因為其低的縱向耐壓和較高的自熱效應(yīng)而限制了其在高壓領(lǐng)域內(nèi)的應(yīng)用。SOI器件的擊穿電壓由其橫向擊穿電壓和縱向擊穿電壓的較小值決定。由于介質(zhì)埋層阻止了器件耗盡區(qū)向襯底擴展，使襯底不能參與耐壓，也即常規(guī)SOI器件的縱向耐壓僅由頂層硅和介質(zhì)埋層所承擔。受器件結(jié)構(gòu)、自熱效應(yīng)以及工藝等的限制，頂層硅和介質(zhì)層都不能太厚，一般是頂層硅厚度(ts)小于20 μ m，介質(zhì)層厚度(11)小于4 μ m，所以SOI橫向高壓器件縱向耐壓較低，成為限制其在 HVIC的應(yīng)用和發(fā)展的主要原因。這方面的內(nèi)容可見參考文獻F. Udrea, D. Garner, K. Sheng, A. Popescu, H. Τ. Lim and W. I. Milne, “SOI power devices", Electronics & Communication Engineering Journal, pp27-40 (2000)；5 ,Warmerdan I. and Punt, W., "High-voltage SOI for single-chip power", Eur. Semicond. , June, ppl9_20 (1999)。典型的常規(guī)η溝道SOI LDMOS結(jié)構(gòu)如圖1所示，1為襯底層(η-或ρ-)，2為介質(zhì)埋層，3為有源半導體層(S層)，4為η+漏區(qū)，5為η+源區(qū)，6為ρ阱，7為漏電極，8為源電極，9 為柵氧化層，10為柵電極。圖1所示常規(guī)的SOI高壓器件縱向耐壓受到有源半導體層3和介質(zhì)埋層2界面的無電荷高斯定理限制對于介質(zhì)埋層為SW2的常規(guī)SOI器件，在器件擊穿時的介質(zhì)埋層電場EI和有源半導體內(nèi)電場ES恒有關(guān)系“EI ^ 3ES”。由于常規(guī)情況下硅的臨界擊穿電場(ES，C)是一個20-40 V/μ π!間的常數(shù)，故器件擊穿時EI約為100V/μ m，而實際的S^2介質(zhì)擊穿電場(EI，C)可達600V/μ m以上，也就是說，介質(zhì)埋層的高臨界電場遠遠沒有被充分利用。因此，通過增強SOI器件介質(zhì)埋層電場使之盡可能的達到其擊穿電場是提高SOI高壓器件縱向耐壓的有效途徑。目前增強介質(zhì)層電場主要有采用引入低介電系數(shù)且高臨界擊穿電場的新埋層、在介質(zhì)埋層界面引入電荷和超薄頂層硅(tS<0. 1 μ m)三類技術(shù)。這方面的內(nèi)容可見參考文獻Bo Zhang, Zhaoji Li, Shengdong Hu, and Xiaorong Luo, "Field enhancement for dielectric layer of high~vltage devices on silicon on insulator，，，IEEE Trans. Electron Devices, pp 2327-2334 (2009)。低介電系數(shù)方面文獻:Xiaorong Luo等，A new structure and its analyticalmodel for the electric field and breakdown voltage of SOI high voltage device with variable—k dielectric buried layer, Solid—State Electronics, 51: 493-91K2007)，如圖2所示。該結(jié)構(gòu)采用低K介質(zhì)11作為埋層而提高埋層電場和器件耐壓，但低K介質(zhì)SOI與常規(guī)CMOS工藝兼容方面遇到挑戰(zhàn)；在此基礎(chǔ)上，Xiaorong Luo等， Novel Low-k Dielectric Buried—Layer High—Voltage LDMOS on Partial SOI, IEEE Trans. Electron Devices, pp 535-538 (2010)，又提出 LK 介質(zhì) PSOI 結(jié)構(gòu)，獲得高耐壓的同時，降低自熱效應(yīng)。電荷型SOI高壓器件方面美國專利Yasuhiro Uemoto, Katsushige Yamashlta, Takashi Miura, United states Patent, 6, 531738, Mar. 11, 2003,在氧化層和頂層硅之間插入一層P+耐壓層，使得漂移區(qū)耗盡而P+層不完全耗盡，且源端下的 P+層耗盡區(qū)比漏端下的P+層耗盡區(qū)寬，這有利于頂層硅的耗盡層在漂移區(qū)均勻的擴展，從而提高器件耐壓。這種器件結(jié)構(gòu)可將擊穿電壓從常規(guī)結(jié)構(gòu)的200V提高到400V ；文獻N. Yasuhara, A. Nakagawa and K. Furukawa, "SOI device structures implementing 650V high voltage output devices on VLSIs", IEDM Tech. Dig.，ppl41 144，(1991)則是在氧化層和頂層硅之間插入一層η+耐壓層，η+層在增強埋氧層電場強度的同時屏蔽了埋氧層高電場對Si有源層的影響，從而避免器件過早在Si/SiA界面的Si側(cè)擊穿，在20 μ m 硅層，3 μ m氧化層的情況下得到了 650V的耐壓。但為了有效提高耐壓，要求ρ+層和η+層的濃度高、厚度薄，且漂移區(qū)要滿足RESURF原理，所以ρ+層和η+層厚度和濃度需要準確控制，否則容易導致表面提前擊穿；文獻H. Funaki, Y. Yamaguchi, K. Hirayama, et al, "New 1200V MOSFET structure on SOI with SIPOS shielding layer", Procs. Proc. of ISPSD, pp25-28(1998)，提出在頂層硅和埋氧層之間插入半絕緣多晶硅(Semi-hsulating Polycrystalline Silicon, SIP0S)層，通過在SIP0S/Si02界面引入電荷而提高埋層電場， 改善SOI的縱向擊穿問題。其存在的問題是SIPOS工藝重現(xiàn)性差，泄漏電流較大；文獻郭宇鋒，李肇基，張波等，“階梯分布埋氧層固定電荷SOI高壓器件新結(jié)構(gòu)和耐壓模型”，半導體學報，口口1623-16觀0004)，提出階梯分布埋氧界面電荷501(乂印Buried Oxide Charge, SB0C)高壓器件新結(jié)構(gòu)，通過在埋氧層表面分區(qū)注入重離子形成固定界面電荷；美國專利 Dieter Silber, Wolfgang ffondrak, Robert Plikat，Patent, 6495864，Dec. 17, 2002, 如圖3所示。該結(jié)構(gòu)在介質(zhì)埋層的上界面形成介質(zhì)槽12，介質(zhì)槽阻擋了橫向電場對電荷的抽取，使電荷在槽內(nèi)形成積累，從而增強了介質(zhì)埋層電場，提高擊穿電壓，但該結(jié)構(gòu)的工藝實現(xiàn)較為復雜；中國專利張波，胡盛東，李肇基，ZL 2009 1 0058489. 9, 2010年6月，如圖4所示。在介質(zhì)埋層界面注入高濃度η+區(qū)13，在相鄰兩個η+區(qū)13內(nèi)積累反型空穴來增強介質(zhì)埋層電場。超薄硅層方面文獻S. Merchant, Ε. Arnold, H. Baumgart, et al. Realization of high breakdown voltage (>700V) in thin SOI device. In: Proc ISPSD, pp31-35(1991)，采用超薄漂移區(qū)(0. Ιμπι)線性摻雜，如圖5所示。該結(jié)構(gòu)利用 η (線性或階梯摻雜)的薄Si層臨界擊穿電場顯著增加而提高埋氧層電場和器件耐壓，但源端極低的漂移區(qū)濃度使得源端形成“熱點”而提前擊穿。另外，文獻R，Tadikonda等， Realizing high breakdown voltage (>600V) in partial SOI technology, Solid State Electron. , ppl655_166(K2004)，如圖 6 所示。該結(jié)構(gòu)利用 PSOI (Partial S0I)使得襯底參與耐壓，從而獲得高耐壓，同時由于半導體窗口 14的存在緩解了自然效應(yīng)。
因此急需一種能夠提高耐壓能力的有源半導體層結(jié)構(gòu)SOI器件。

發(fā)明內(nèi)容
有鑒于此，為了解決上述問題，本發(fā)明提出一種提高耐壓能力的有源半導體層結(jié)構(gòu)SOI器件，針對SOI器件縱向耐壓低的缺點，有效的提高整個器件的耐壓，其耐壓由于介質(zhì)埋層電場的增強而較常規(guī)結(jié)構(gòu)SOI器件有效提高。本發(fā)明的目的是這樣實現(xiàn)的
本發(fā)明提供的具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，包括襯底層、介質(zhì)埋層、有源半導體層，所述介質(zhì)埋層設(shè)置于襯底層與有源半導體層之間，還包括設(shè)置有界面橫向變摻雜層， 所述界面橫向變摻雜層設(shè)置于介質(zhì)埋層和有源半導體層之間。進一步，所述界面橫向變摻雜層的厚度小于5微米；
進一步，所述界面橫向變摻雜層的濃度分布在lE14/cm3至lE19/cm3之間； 進一步，所述有源半導體層為Si、SiC半導體材料中的一種或多種； 進一步，所述介質(zhì)埋層為Si02、Si3N4介質(zhì)材料中的一種或多種； 進一步，還可設(shè)置有半導體窗口，所述半導體窗口設(shè)置于襯底層、界面橫向變摻雜層之
間；
進一步，所述半導體窗口長度小于80微米； 進一步，所述有源半導體層為包含界面橫向變摻雜的有源半導體層； 進一步，所述有源半導體層還設(shè)置有η+漏區(qū)、η+源區(qū)、ρ阱，所述η+漏區(qū)上方設(shè)置有漏電極，所述P阱上方還設(shè)置有柵氧化層，所述柵氧化層上方設(shè)置有柵電極，所述P阱區(qū)域內(nèi)設(shè)置有η+源區(qū)，所述η+源區(qū)上方設(shè)置有源電極。本發(fā)明的優(yōu)點在于本發(fā)明采用在介質(zhì)埋層上界面的有源半導體層內(nèi)設(shè)置橫向可變摻雜層，使得漏端界面處頂層硅內(nèi)摻雜濃度較高，當器件處于反向阻斷狀態(tài)時，漏端界面處的高濃度施主全部電離并耗盡，使得該處積累高濃度的不可動電離施主正電荷。根據(jù)包含界面電荷的高斯定理，這些電離施主正電荷將增強介質(zhì)埋層電場，從而有效提高器件縱向耐壓。由于界面處的變摻雜層，相當于整個器件有源半導體層橫向非均勻摻雜，也即有源半導體層橫向上滿足不同的RESURF條件，因此調(diào)制了器件的有源半導體層橫向電場，提高器件橫向耐壓。因此該結(jié)構(gòu)可有效的提高整個器件的耐壓，緩解了整個有源半導體層橫向變摻雜結(jié)構(gòu)源端摻雜濃度過低而產(chǎn)生的“熱點”區(qū)問題，并且可以在厚有源半導體層中實現(xiàn)。本發(fā)明的其它優(yōu)點、目標和特征在某種程度上將在隨后的說明書中進行闡述，并且在某種程度上，基于對下文的考察研究對本領(lǐng)域技術(shù)人員而言將是顯而易見的，或者可以從本發(fā)明的實踐中得到教導。本發(fā)明的目標和其它優(yōu)點可以通過下面的說明書，權(quán)利要求書，以及附圖中所特別指出的結(jié)構(gòu)來實現(xiàn)和獲得。


為了使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明作進一步的詳細描述，其中
圖1為常規(guī)SOI LDMOS器件結(jié)構(gòu)示意圖；圖2為具有變K介質(zhì)埋層的SOI LDMOS器件結(jié)構(gòu)示意圖3為介質(zhì)槽SOI LDMOS器件結(jié)構(gòu)示意圖4為電荷島SOI LDMOS器件結(jié)構(gòu)示意圖5為超薄線性漂移區(qū)SOI器件結(jié)構(gòu)示意圖6為PSOI結(jié)構(gòu)示意圖7為具有界面橫向變摻雜層的SOI結(jié)構(gòu)示意圖8為具有界面橫向變摻雜層的PSOI結(jié)構(gòu)示意圖9為具有界面橫向變摻雜層的SOI LDMOS器件結(jié)構(gòu)示意圖10為具有界面橫向變摻雜層的PSOI LDMOS器件結(jié)構(gòu)示意圖11為具有界面橫向變摻雜層的SOI LDMOS反向擊穿時候的二維等勢線分布圖12為常規(guī)SOI LDMOS在反向擊穿時候的二維等勢線分布圖。1為襯底層(η-或ρ_)、2為介質(zhì)埋層、3為有源半導體層(S層)、4為η+漏區(qū)、5為 η+源區(qū)、6為ρ阱、7為漏電極、8為源電極、9為柵氧化層、10為柵電極、11為低K介質(zhì)、12為介質(zhì)槽、13為界面高濃度η+區(qū)、14為半導體窗口、15為界面橫向變摻雜層。
具體實施例方式以下將結(jié)合附圖，對本發(fā)明的優(yōu)選實施例進行詳細的描述；應(yīng)當理解，優(yōu)選實施例僅為了說明本發(fā)明，而不是為了限制本發(fā)明的保護范圍。圖7為具有界面橫向變摻雜層的SOI結(jié)構(gòu)示意圖，如圖所示本發(fā)明提供的具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，包括襯底層1、介質(zhì)埋層2、有源半導體層3，所述介質(zhì)埋層2 設(shè)置于襯底層1與有源半導體層3之間，還包括設(shè)置有界面橫向變摻雜層15，所述界面橫向變摻雜層15設(shè)置于介質(zhì)埋層2和有源半導體層3之間。作為上述實施例的進一步改進，所述界面橫向變摻雜層的厚度小于頂層硅厚度， 其厚度小于5微米，可以根據(jù)需要調(diào)整。作為上述實施例的進一步改進，所述界面橫向變摻雜層的濃度由源電極端至漏電極端逐漸增加，濃度分布范圍在lE14/cm3至lE19/cm3之間，可以根據(jù)需要調(diào)整。作為上述實施例的進一步改進，所述有源半導體層為Si、SiC中的一種或多種，或者其它的半導體材料。作為上述實施例的進一步改進，所述介質(zhì)埋層為SiO2, Si3N4中的一種或多種，可以是其它介質(zhì)材料。作為上述實施例的進一步改進，還可設(shè)置有半導體窗口，所述半導體窗口設(shè)置于襯底層、界面橫向變摻雜層之間。作為上述實施例的進一步改進，所述半導體窗口長度小于80微米。作為上述實施例的進一步改進，所述有源半導體層為包含有界面橫向線性摻雜的有源半導體層。作為上述實施例的進一步改進，所述有源半導體層還設(shè)置有η+漏區(qū)4、η+源區(qū)5、 P阱6，所述η+漏區(qū)上方設(shè)置有漏電極7，所述P阱上方還設(shè)置有柵氧化層9，所述柵氧化層上方設(shè)置有柵電極10，所述ρ阱區(qū)域內(nèi)設(shè)置有η+源區(qū)5，所述η+源區(qū)5上方設(shè)置有源電極 8。
根據(jù)本發(fā)明所提供的具有界面橫向變摻雜層的SOI及PSOI功率器件，包括通常功率器件的所有結(jié)構(gòu)組成部分和具有界面橫向變摻雜層的SOI及PSOI結(jié)構(gòu)。這樣的功率器件可以是具有界面橫向變摻雜層的SOI及PSOI LDMOS器件，具有界面橫向變摻雜層的SOI 及PSOI IGBT，具有界面橫向變摻雜層的SOI及PSOI PN結(jié)二極管，具有界面橫向變摻雜層的SOI及PSOI PiN結(jié)二極管，具有界面橫向變摻雜層的SO及PSOI橫向晶閘管。圖8為具有界面橫向變摻雜層的PSOI結(jié)構(gòu)示意圖；如圖所示，其中，襯1底層 (η-或ρ-)，介質(zhì)埋層2，有源半導體層(S層)3，半導體窗口 14，界面橫向變摻雜層15，其相關(guān)參數(shù)如界面變摻雜層的厚度和濃度分布可以根據(jù)需要調(diào)整。本發(fā)明的工作原理下面以SOI LDMOS為例，對上述耐壓層的工作機理進行詳細說明。圖9為具有界面橫向變摻雜層的SOI LDMOS器件結(jié)構(gòu)示意圖；其中，襯底層(η-或 P-) 1，介質(zhì)埋層2，有源半導體層(S層)3，η+漏區(qū)4，η+源區(qū)5，ρ阱6，漏電極7，源電極8， 柵氧化層9，柵電極10，界面橫向變摻雜層15。該結(jié)構(gòu)在SOI介質(zhì)埋層上界面的有源半導體層內(nèi)引入一橫向可變摻雜層15，使得漏端界面處頂層硅內(nèi)摻雜濃度較高。當其漏端外加一個高電壓Vd，而源、柵和襯底接地，也即器件處于反向阻斷狀態(tài)時，漏端界面處的高濃度施主全部電離并耗盡，使得該處積累高濃度的不可動電離施主正電荷。根據(jù)包含界面電荷的高斯定理，這些電離施主正電荷將增強介質(zhì)埋層電場，從而有效提高器件縱向耐壓。另外， 由于界面處的變摻雜層，相當于整個器件有源半導體層橫向可變摻雜，換言之，有源半導體層橫向上滿足不同的RESURF條件，因此調(diào)制了器件的有源半導體層橫向電場，提高器件橫向耐壓。因此該結(jié)構(gòu)可有效的提高整個器件的耐壓。圖11是本發(fā)明所述的具有界面橫向變摻雜層的SOI LDMOS反向擊穿時候的二維等勢線分布圖；圖12是常規(guī)SOI LDMOS在反向擊穿時候的二維等勢線分布圖，兩者相比較可以看出等勢線分布明顯得到優(yōu)化。本發(fā)明提供的具有界面橫向變摻雜層的SOI及PSOI 耐壓結(jié)構(gòu)，緩解了整個有源半導體層橫向變摻雜結(jié)構(gòu)源端摻雜濃度過低而產(chǎn)生的“熱點”區(qū)問題，并且可以在厚有源半導體層中實現(xiàn)。以上所述僅為本發(fā)明的優(yōu)選實施例，并不用于限制本發(fā)明，顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求
1.具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，包括襯底層、介質(zhì)埋層、有源半導體層，所述介質(zhì)埋層設(shè)置于襯底層與有源半導體層之間，其特征在于還包括設(shè)置有界面橫向變摻雜層，所述界面橫向變摻雜層設(shè)置于介質(zhì)埋層和有源半導體層之間。
2.根據(jù)權(quán)利要求1所述的具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，其特征在于所述界面橫向變摻雜層的厚度小于5微米。
3.根據(jù)權(quán)利要求1所述的具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，其特征在于所述界面橫向變摻雜層的濃度分布在lE14/cm3至lE19/cm3之間。
4.根據(jù)權(quán)利要求1所述的具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，其特征在于所述有源半導體層為Si、SiC半導體材料中的一種或多種。
5.根據(jù)權(quán)利要求1所述的具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，其特征在于所述介質(zhì)埋層為Si02、Si3N4介質(zhì)中的一種或多種。
6.根據(jù)權(quán)利要求1所述的具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，其特征在于還可設(shè)置有半導體窗口，所述半導體窗口設(shè)置于襯底層、界面橫向變摻雜層之間。
7.根據(jù)權(quán)利要求1所述的具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，其特征在于所述半導體窗口長度為小于80微米。
8.根據(jù)權(quán)利要求1所述的具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，其特征在于所述有源半導體層為包含界面橫向變摻雜層的有源半導體層。
9.根據(jù)權(quán)利要求1所述的具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，其特征在于所述有源半導體層還設(shè)置有n+漏區(qū)、η+源區(qū)、ρ阱，所述η+漏區(qū)上方設(shè)置有漏電極，所述ρ阱上方還設(shè)置有柵氧化層，所述柵氧化層上方設(shè)置有柵電極，所述P阱區(qū)域內(nèi)設(shè)置有η+源區(qū)，所述η+源區(qū)上方設(shè)置有源電極。
全文摘要
本發(fā)明公開了一種具有界面橫向變摻雜的SOI耐壓結(jié)構(gòu)，涉及一種半導體功率器件，包括襯底層、介質(zhì)埋層、有源半導體層和界面橫向變摻雜層，介質(zhì)埋層設(shè)置于襯底層與有源半導體層之間，界面橫向變摻雜層設(shè)置于介質(zhì)埋層和有源半導體層之間，本發(fā)明采用在介質(zhì)埋層上界面的有源半導體層內(nèi)設(shè)置橫向可變摻雜層，使得該結(jié)構(gòu)用于半導體功率器件中時，橫向可變摻雜層末端界面處頂層硅內(nèi)摻雜濃度較高，從而有效提高器件縱向耐壓和器件橫向耐壓，因此該結(jié)構(gòu)可有效的提高整個器件的耐壓，緩解了整個有源半導體層橫向變摻雜結(jié)構(gòu)源端摻雜濃度過低而產(chǎn)生的“熱點”區(qū)問題，并且可以在厚有源半導體層中實現(xiàn)。
文檔編號H01L29/06GK102194832SQ20111012578
公開日2011年9月21日 申請日期2011年5月16日 優(yōu)先權(quán)日2011年5月16日
發(fā)明者周喜川, 周建林, 張玲, 甘平, 胡盛東 申請人:重慶大學