專利名稱：電容的形成方法及其電容結(jié)構(gòu)的制作方法
技術(shù)領域：
本發(fā)明涉及半導體制造領域，尤其涉及一種電容的形成方法及其電容結(jié)構(gòu)。
背景技術(shù)：
硅通孔技術(shù)(TSV，Through-Silicon-Via)是通過在芯片和芯片之間制作垂直導通，實現(xiàn)芯片之間互連的最新技術(shù)。與以往的IC封裝鍵合和使用凸點的疊加技術(shù)不同，TSV 技術(shù)能夠使芯片在三維方向堆疊的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。公開號為CN 101840912A的中國專利申請?zhí)峁┬纬伤龉柰?TSV)的方法，包括一種為先通孔(via first)工藝，在形成半導體芯片的金屬化層之前，需要先形成硅通孔(TSV)穿越半導體芯片的基底，并且所述硅通孔還電連接至靠近所述半導體芯片的基底的一層金屬化層。然后，為維持一低電阻的路徑至所述基板上的有源元件，需要增加饋孔 (feedthrough)連接，即提供電力至另一半導體芯片，則必須形成多個金屬化層的電阻，通過這些金屬化層電力傳至所述半導體芯片的另一側(cè)。同時為了降低所述饋孔電阻，上述中國專利申請中還提供另一方法，即后通孔 (via last)工藝。在此方法中，上述金屬化層先形成于半導體芯片的基底上，然后形成硅通孔(TSV)穿透該基板和上述多個金屬化層。此方法允許一直線路徑穿透該半導體芯片，無需增加額外的金屬層。但是現(xiàn)有技術(shù)無論是先通孔(via first)工藝，還是后通孔(via last)工藝形成所述硅通孔(TSV)，均需要在所述基底內(nèi)形成對應的互連電容，一般地，所述互連電容為平行板電容器，具體地包括在所述基板上依次形成金屬層-絕緣層-金屬層，以形成用于芯片之間垂直導通的互連電容。但是現(xiàn)有技術(shù)中，所述互連電容的電容值范圍較小。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種電容的形成方法及其電容結(jié)構(gòu)，提高用于芯片之間的垂直導通的互連電容的電容值范圍。為解決上述問題，本發(fā)明提供一種電容的形成方法，包括提供基底，在所述基底內(nèi)形成互連通孔，及位于所述基底內(nèi)的若干電容通孔組，所述電容通孔組包含第一電容通孔和第二電容通孔；通過氧化工藝形成氧化層，所述氧化層覆蓋所述互連通孔的側(cè)面和底部、所述電容通孔的側(cè)面和底部及基底表面，其中第一電容通孔和第二電容通孔間的基底被全部氧化實現(xiàn)電容通孔間絕緣；在所述形成有氧化層的互連通孔內(nèi)填充金屬形成互連金屬插塞，在形成有氧化層的電容通孔內(nèi)填充金屬形成極板，相鄰兩個極板及位于所述相鄰極板間的氧化層構(gòu)成電容。
可選的，所述互連通孔和電容通孔組通過一次刻蝕形成?？蛇x的，所述互連通孔的深度范圍為200微米 300微米?？蛇x的，所述基底的深度范圍為200微米 800微米?？蛇x的，所述電容通孔的深度范圍為200微米 800微米?？蛇x的，所述氧化層的形成方法為熱氧化形成方法?？蛇x的，所述極板的面積范圍為10微米X200微米 30微米X800微米?？蛇x的，填充于所述互連通孔和電容通孔內(nèi)的金屬為銅或者鋁?？蛇x的，形成所述互連金屬插塞及電容后，還包括對基底未形成有所述互連金屬插塞及電容的一側(cè)進行研磨，以暴露出所述互連金屬插塞及電容的底部?？蛇x的，所述金屬填充的方法為電鍍法。 本發(fā)明還提供一種電容結(jié)構(gòu)，包括基底，位于所述基底內(nèi)的電容通孔組，所述電容通孔組包含第一電容通孔和第二電容通孔，所述電容還包括填充金屬于所述電容通孔組內(nèi)形成的極板，所述極板的深度范圍為200微米 800微米，所述相鄰極板間形成有氧化層，所述相鄰極板及位于所述相鄰極板間的氧化層構(gòu)成電容結(jié)構(gòu)?？蛇x的，所述基底的深度范圍為200微米 800微米?？蛇x的，所述極板的面積范圍為10微米X200微米 30微米X800微米?？蛇x的，所述基底還形成有互連通孔，及填充金屬于所述互連通孔形成的互連金屬插塞。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點通過在基底內(nèi)部形成電容通孔并對所述電容通孔填充金屬，以形成用于基芯片間垂直導通的互連電容，所述電容通孔的深度范圍最大可達到所述基底的最大深度，使得所述電容相向設置的極板的面積得到大范圍的提高，以提高所述電容的電容量；進一步地，所述電容通孔組和互連通孔通過一次刻蝕形成，只需要在原形成互連通孔的同時形成所述電容通孔組，并未增加工藝的復雜性；最后，所述電容的形成工藝和互連金屬插塞的形成工藝一致，可以在形成所述互連金屬插塞的同時形成所述電容，進一步簡化工藝流程，降低工藝制造成本。


圖1是平行板電容器的結(jié)構(gòu)示意圖。圖2圖6為本發(fā)明一個實施例的電容的形成方法結(jié)構(gòu)示意圖。
具體實施例方式現(xiàn)有技術(shù)無論是先通孔(via first)工藝，還是后通孔(via last)工藝形成所述硅通孔(TSV)，均還需要在所述基底內(nèi)形成對應的互連電容，一般地，所述互連電容為平行板電容器，具體地包括在所述基板上依次形成金屬層-絕緣層-金屬層，以形成用于芯片之間垂直導通的互連電容。如圖1所示，所述平行板電容器包括第一極板001和與其相向設置的第二極板 002，所述第一極板001和第二極板002之間形成有介質(zhì)層003。為增加所述平行板電容器的電容量，需要通過增加所述第一極板和第二極板的面積，但是對于有限的半導體芯片基底的面積，并不是一個較佳的方法，一般地，所述極板的面積范圍為10微米X 10微米 20微米X 20微米。為提高用于芯片間垂直導通的互連電容的電容量，本發(fā)明提供一種電容的形成方法，包括提供基底，在所述基底內(nèi)形成互連通孔，及位于所述基底內(nèi)的若干電容通孔組，所述電容通孔組包含第一電容通孔和第二電容通孔；通過氧化工藝形成氧化層，所述氧化層覆蓋所述互連通孔的側(cè)面和底部、所述電容通孔的側(cè)面和底部及基底表面，其中第一電容通孔和第二電容通孔間的基底被全部氧化實現(xiàn)電容通孔間絕緣；在所述形成有氧化層的互連通孔內(nèi)填充金屬形成互連金屬插塞，在形成有氧化層的電容通孔內(nèi)填充金屬形成極板，相鄰兩個極板及位于所述相鄰極板間的氧化層構(gòu)成電容。本發(fā)明通過在基底內(nèi)部形成電容通孔并對所述電容通孔填充金屬，以形成用于芯片之間垂直導通的互連電容，所述電容通孔的深度范圍最大可達到所述基底的最大深度， 使得所述互連電容相向設置的極板的面積得到大范圍的提高，以提高所述互連電容的電容量。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實施，本領域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實施的限制。圖2圖6為本發(fā)明一個實施例的電容的形成方法結(jié)構(gòu)示意圖。如圖2所示，首先提供基底110，所述基底具有兩個表面，第一表面IlOa和與其相對的第二表面110b，其中，所述第一表面IlOa形成有有源器件和金屬層(未示出)，所述第二表面IlOb未形成有有源器件或金屬層。所述基底110的材料為硅或硅鍺，也可以是絕緣體上硅(SOI)，或者還可以包括其它的材料，例如砷化鎵等III-V族化合物。本實施例中，所述基底Iio為硅。所述基底110的厚度范圍為200微米 800微米。如圖3所示，對所述基底110進行圖案化刻蝕，在所述基底110內(nèi)形成互連通孔 120及若干數(shù)目的電容通孔組。所述電容通孔組包含第一電容通孔和第二電容通孔。本圖僅示出了其中的一個電容通孔組130，包括第一電容通孔130a和第二電容通孔130b。所述互連通孔120的深度范圍為200微米 300微米，所述電容通孔組130的深度范圍為200微米 800微米。本實施例中，所述電容通孔組130和互連通孔120的深度是一致的，作為其他實施例，所述電容通孔組130和互連通孔120的深度可以不一致，如所述電容通孔組130的深度大于或小于所述互連通孔120的深度，具體地可以通過控制刻蝕參數(shù)控制所述電容通孔組 130的深度和互連通孔120的深度。其中，所述互連通孔120和電容通孔組130通過一次刻蝕形成。作為一個實施例， 對所述基底110進行圖案化如下首先提供光罩，所述光罩上形成有互連通孔120的圖案； 在所述光罩上形成電容通孔圖案；以所述形成有互連通孔120圖案和電容通孔組130圖案的光罩為掩膜，對所述基底110進行圖案化。作為其他實施例，對所述基底110進行圖案化還可以為首先提供一形成有互連通孔圖案的光罩，形成所述互連通孔；然后再提供一形成有電容通孔圖案的光罩，形成所述電容通孔。或者對所述基底110進行圖案化還可以為首先提供一形成有電容通孔圖案的光罩，形成所述電容通孔；然后再提供一形成有互連通孔圖案的光罩，形成所述互連通孔。較佳地，為在同一個光罩上同時形成互連通孔和電容通孔，所述電容通孔僅需要在原有的互連通孔的光罩上增加電容通孔的圖案，沒有額外使用光罩，簡化工藝流程，降低工藝制造成本。如圖4所示，在所述互連通孔120表面、第一電容通孔130a和第二電容通孔130b 表面及基底110表面上形成氧化層140，所述氧化層140覆蓋有所述互連通孔120的側(cè)壁和底部，所述第一電容通孔130a和第二電容通孔130b的側(cè)壁和底部，所述氧化層140還覆蓋有所述基底110暴露的表面。具體地，形成所述氧化層140的方法為熱氧化法。繼續(xù)參考圖4，位于所述第一電容通孔130a和第二電容通孔130b間的硅材料因為兩側(cè)的硅同時被氧化，則導致第一電容通孔130a和第二電容通孔130b間的硅被完全氧化， 形成氧化硅材料。即所述第一電容通孔130a和第二電容通孔130b通過氧化層進行電學絕緣。如圖5所示，對所述形成有氧化層140的互連通孔120填充金屬，形成互連金屬插塞160，對形成有氧化層140的第一電容通孔130a和第二電容通孔130b填充金屬，以對應形成第一極板151和第二極板152。所述兩個相向設置的第一極板151和第二極板152及位于所述極板間的氧化層140構(gòu)成電容。其中，因為所述電容通孔組130的深度范圍為200微米 800微米，則形成的極板相對面的一條邊的長度與電容通孔組130的深度對應相等，所述長度范圍為200微米 800 微米，另一條邊的長度則與基底的第一表面IlOa的大小尺寸有關。一般地，所述另一條邊的長度范圍為10微米 30微米。即所述相對甚至的極板的面積范圍為10微米X200微米 30微米X 800微米，所述數(shù)值范圍遠遠大于所述現(xiàn)有技術(shù)形成的平行電容器中的極板面積。如圖6所示，沿所述基底110的第二表面110b，對所述基底110 —側(cè)進行研磨，暴露出所述互連金屬插塞160及電容的底部，用于后續(xù)的芯片之間的垂直導通。繼續(xù)參考圖6，本實施例中，所述電容和互連金屬插塞的深度是一致的，作為其他實施例，所述電容和互連金屬插塞的深度可以不一致，如所述電容的深度大于所述互連金屬插塞的深度，則對所述電容部分和互連金屬插塞部分分別進行研磨，至暴露出所述電容的底部和互連金屬插塞的底部。基于上述的電容的形成方法，本發(fā)明還提供一種電容結(jié)構(gòu)，包括基底，位于所述基底內(nèi)的電容通孔組，所述電容通孔組包含第一電容通孔和第二電容通孔，所述電容還包括填充金屬于所述電容通孔組內(nèi)形成的極板，所述極板的深度范圍為200微米 800微米，所述相鄰極板間形成有氧化層，所述相鄰極板及位于所述相鄰極板間的氧化層構(gòu)成電容結(jié)構(gòu)。其中，所述基底的深度范圍為200微米 800微米。所述極板的面積范圍為10微米X 200微米 30微米X800微米。
進一步地，所述基底還形成有互連通孔，及填充金屬于所述互連通孔形成的互連
金屬插塞。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點通過在基底110內(nèi)部形成電容通孔組130并對所述電容通孔組130填充金屬，以形成用于芯片之間垂直導通的互連電容，所述電容通孔組130的深度范圍最大可達到所述基底110的厚度，使得所述電容相向設置的極板面積得到大范圍的提高，以提高所述互連電容的電容量；進一步地，所述電容通孔組130和互連通孔120通過一次刻蝕形成，只需要在原形成互連通孔120的同時形成所述電容通孔組130，并未增加工藝的復雜性；進一步地，所述電容通孔組130僅需要在原有的互連通孔120的光罩上增加電容通孔組130的圖案，沒有額外使用光罩，簡化工藝流程，降低工藝制造成本；最后，所述互連電容的形成工藝和互連金屬插塞的形成工藝一致，可以在形成所述互連金屬插塞的同時形成所述電容，進一步簡化工藝流程，降低工藝制造成本。雖然本發(fā)明已以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本領域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權(quán)利要求所限定的范圍為準。
權(quán)利要求
1.一種電容的形成方法，其特征在于，包括提供基底，在所述基底內(nèi)形成互連通孔，及位于所述基底內(nèi)的若干電容通孔組，所述電容通孔組包含第一電容通孔和第二電容通孔；通過氧化工藝形成氧化層，所述氧化層覆蓋所述互連通孔的側(cè)面和底部、所述電容通孔的側(cè)面和底部及基底表面，其中第一電容通孔和第二電容通孔間的基底被全部氧化實現(xiàn)電容通孔間絕緣；在所述形成有氧化層的互連通孔內(nèi)填充金屬形成互連金屬插塞，在形成有氧化層的電容通孔內(nèi)填充金屬形成極板，相鄰兩個極板及位于所述相鄰極板間的氧化層構(gòu)成電容。
2.如權(quán)利要求1所述電容的形成方法，其特征在于，所述互連通孔和電容通孔組通過一次刻蝕形成。
3.如權(quán)利要求1所述電容的形成方法，其特征在于，所述互連通孔的深度范圍為200微米 300微米。
4.如權(quán)利要求1所述電容的形成方法，其特征在于，所述基底的深度范圍為200微米 800微米。
5.如權(quán)利要求1所述電容的形成方法，其特征在于，所述電容通孔的深度范圍為200微米 800微米。
6.如權(quán)利要求1所述電容的形成方法，其特征在于，所述氧化層的形成方法為熱氧化形成方法。
7.如權(quán)利要求1所述電容的形成方法，其特征在于，所述極板的面積范圍為10微米X 200微米 30微米X800微米。
8.如權(quán)利要求1所述電容的形成方法，其特征在于，填充于所述互連通孔和電容通孔內(nèi)的金屬為銅或者鋁。
9.如權(quán)利要求1所述電容的形成方法，其特征在于，形成所述互連金屬插塞及電容后， 還包括對基底未形成有所述互連金屬插塞及電容的一側(cè)進行研磨，以暴露出所述互連金屬插塞的底部及電容的底部。
10.如權(quán)利要求1所述電容的形成方法，其特征在于，所述金屬填充的方法為電鍍法。
11.一種電容結(jié)構(gòu)，其特征在于，包括基底，位于所述基底內(nèi)的電容通孔組，所述電容通孔組包含第一電容通孔和第二電容通孔，所述電容還包括填充金屬于所述電容通孔組內(nèi)形成的極板，所述極板的深度范圍為 200微米 800微米，所述相鄰極板間形成有氧化層，所述相鄰極板及位于所述相鄰極板間的氧化層構(gòu)成電容結(jié)構(gòu)。
12.如權(quán)利要求11所述電容結(jié)構(gòu)，其特征在于，所述基底的深度范圍為200微米 800 微米。
13.如權(quán)利要求12所述電容結(jié)構(gòu)，其特征在于，所述極板的面積范圍為10微米X200 微米 30微米X800微米。
14.如權(quán)利要求11所述電容結(jié)構(gòu)，其特征在于，所述基底還形成有互連通孔，及填充金屬于所述互連通孔形成的互連金屬插塞。
全文摘要
本發(fā)明提供一種電容的形成方法，包括提供基底，在所述基底內(nèi)形成互連通孔及若干電容通孔組，所述電容通孔組包含第一電容通孔和第二電容通孔；通過氧化工藝形成氧化層，所述氧化層覆蓋所述互連通孔的側(cè)面和底部、所述電容通孔的側(cè)面和底部及基底表面，其中第一電容通孔和第二電容通孔間的基底被全部氧化實現(xiàn)電容通孔間絕緣；在所述形成有氧化層的互連通孔內(nèi)填充金屬形成互連金屬插塞，在形成有氧化層的電容通孔內(nèi)填充金屬形成極板，相鄰兩個極板及位于所述相鄰極板間的氧化層構(gòu)成電容。本發(fā)明還提供一種所述電容形成方法形成的電容結(jié)構(gòu)。本發(fā)明提供的電容的形成方法及電容結(jié)構(gòu)，可以提高用于芯片之間的垂直導通的互連電容的電容值范圍。
文檔編號H01L21/768GK102543729SQ20101062099
公開日2012年7月4日 申請日期2010年12月31日 優(yōu)先權(quán)日2010年12月31日
發(fā)明者朱也方, 郭亮良, 黃河 申請人:中芯國際集成電路制造(上海)有限公司