專利名稱：用于等離子顯示屏驅(qū)動芯片的soi器件的制作方法
技術領域：
本發(fā)明涉及半導體功率器件技術領域，特別涉及一種用于等離子顯示屏驅(qū)動芯片 的SOI器件。
背景技術：
隨著多媒體及高清晰度電視的出現(xiàn)，以PDP(Plasma Display Panel，等離子顯示 屏)為代表的平板電視正快速走進人們的生活。高清化、數(shù)字化、平板化成為彩電的發(fā)展方 向。PDP具有視角大、響應快、厚度小、屏幕大以及全數(shù)字化工作等特點，是高清數(shù)字化電視、 大型壁掛電視和多媒體終端的理想顯示器件。因此應用前景廣泛。隨著等離子顯示屏朝著大尺寸和高分辨率的方向發(fā)展，單個屏幕所需的驅(qū)動芯片 數(shù)目顯著增加，這就對驅(qū)動芯片提出了多輸出和緊縮面積的需求。等離子顯示屏驅(qū)動芯片 中，高壓器件通過邏輯控制輸出高壓，其占據(jù)了芯片的大部分面積，為緊縮面積高壓器件結 構的設計就變得至關重要。等離子顯示屏驅(qū)動芯片的性能以及成本的高低，直接決定了 PDP 電視整機的性能和成本。文獻 1 (M. R. Lee, Oh-Kyong Kwon, S. S. Lee, et al. SOI High Voltage Integrated Circuit Technology for Plasma Display Panel Drivers.Proceedings of 1999 International Symposium on Power Semiconductor Devices and ICs,Vol. 11 :285-288) 公開一種采用Extended Drain MOSFET (EDM0SFET)和介質(zhì)隔離技術的用于PDP行掃描、列 尋址驅(qū)動芯片的150V和250V SOI高壓集成電路技術。如圖1所示，該技術基于0. 8μπι CMOS，包括η型襯底1，3μπι埋氧層2，5. 5μπι SOI (Silicon-On-Insulator)層 3，SOI 層上具有 HV-PM0S、HV-WOS 和 LV-CM0S 器件，各個 器件間由槽側(cè)壁氧化層14和槽內(nèi)填充物83構成的介質(zhì)隔離槽隔開；還包括深η型雜質(zhì)阱 區(qū)4，深ρ型雜質(zhì)阱區(qū)5，η型雜質(zhì)阱區(qū)31、32和34，η型緩沖區(qū)33，ρ型雜質(zhì)阱區(qū)41、42和 43，η型雜質(zhì)重摻雜區(qū)51-Μ和ρ型雜質(zhì)重摻雜區(qū)61-64，分別與金屬電極區(qū)91-97形成良 好歐姆接觸，柵氧化層12，多晶硅柵電極81-83。HV-NMOS和HV-PMOS由介質(zhì)隔離槽隔開，采用深槽介質(zhì)隔離方式，避免了閂鎖效 應。然而由于較厚的SOI層，雖采用介質(zhì)隔離的SOI技術，但η型雜質(zhì)阱區(qū)32與深ρ型雜質(zhì) 阱區(qū)5、ρ型雜質(zhì)阱區(qū)41與深η型雜質(zhì)阱區(qū)4仍存在大面積的PN結，其并沒有充分利用SOI 技術的低漏電、低功耗優(yōu)勢；并且由于采用深槽介質(zhì)隔離方式，需要進行深槽刻蝕、槽填充、 平坦化等額外的工藝步驟，增加了工藝成本。而且，在高壓器件HV-NMOS和HV-PMOS發(fā)生擊 穿時，器件埋氧層承擔的耐壓小于90V/ μ m。文 獻 2 (Ming Qiao, Bo Zhang, Zhiqiang Xiao, Jian Fang, Zhaoji Li. High—Voltage Technology Based on Thin Layer SOI for Driving Plasma Display Panels. Proceedings of 2008 International Symposium on Power Semiconductor Devices and ICs, Vol. 20 :52-55)公開了一種用于PDP尋址驅(qū)動電路的薄層SOI技術。如圖2所示，該技術采用2μπι埋氧層和Ιμπι SOI層，包括ρ型襯底1，埋氧層2，SOI 層 3，其上置有高壓 nLDMOS(n-channel Lateral Double-diffused M0SFET)、高壓 pLDMOS (p-channel Lateral Double-diffused MOSFET)、低壓匪OS 和低壓 PMOS 器件，各個 器件間通過LOCOS (Local Oxidation of Silicon)進行隔離；還包括ρ型雜質(zhì)阱區(qū)31、33， 分別用于形成低壓NMOS和高壓nLDMOS的體區(qū)，ρ型緩沖區(qū)32，ρ型漂移區(qū)34，η型雜質(zhì)阱 區(qū)41、42，分別用于形成低壓PMOS和高壓pLDMOS的體區(qū)，η型緩沖區(qū)43，η型漂移區(qū)44，η 型雜質(zhì)重摻雜區(qū)51-54，ρ型雜質(zhì)重摻雜區(qū)61-64，多晶硅柵電極81-84，場氧化層10，ρ型雜 質(zhì)場區(qū)13，以及L0C0S隔離區(qū)14。上述薄層SOI技術中的pLDMOS受到背柵耗盡的影響，使得其擊穿電壓受到SOI層 和埋氧層的厚度限制。所述高壓器件埋氧層厚度為2 μ m，高壓nLDMOS和高壓pLDMOS器件 發(fā)生擊穿時，器件埋氧層承擔的耐壓小于90V/μ m。綜上所述，現(xiàn)有技術中的SOI器件，在器件發(fā)生擊穿時，均存在器件單位厚度的埋 氧層承擔的縱向耐壓較小的缺陷。

發(fā)明內(nèi)容
本發(fā)明實施例提供了一種用于等離子顯示屏驅(qū)動芯片的SOI器件，與現(xiàn)有技術相 比，該SOI器件在發(fā)生擊穿時，單位厚度的埋氧層上可承擔更高的縱向耐壓。為解決上述問題，本發(fā)明實施例提供了如下技術方案一種用于等離子顯示屏驅(qū)動芯片的SOI器件，自下而上依次包括襯底、埋氧層、 η 型 SOI 層，所述 SOI 層中集成 HV-NMOS, HV-PMOS, Field-PMOS, LIGBT、CMOS、NPN、PNP 和 HV-PNP 器件；其中，所述SOI層內(nèi)具有η+摻雜區(qū)，位于η型SOI層與埋氧層界面處。優(yōu)選的，所述η+摻雜區(qū)的摻雜濃度大于η型SOI層的摻雜濃度。優(yōu)選的，所述HV-匪OS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN 和 HV-PNP 器件包 括P型阱區(qū)和η型阱區(qū)，所述PNP器件包括η型阱區(qū)；其中，所述η+摻雜區(qū)的高度低于所述ρ型阱區(qū)和η型阱區(qū)的結深。優(yōu)選的，η+摻雜區(qū)包括第一類η+摻雜區(qū)，位于所述HV-NM0S、HV-PMOS, Field-PMOS、LIGBT、CMOS或HV-PNP器件中至少一個器件對應的埋氧層區(qū)域，所述第一類η+ 摻雜區(qū)在沿襯底的方向上為長條型間隔摻雜，包括多個間隔排列的子摻雜區(qū)。優(yōu)選的，η+摻雜區(qū)包括第二類η+摻雜區(qū)，位于所述NPN或PNP器件對應的埋氧層 區(qū)域，所述第二類η+摻雜區(qū)在沿襯底的方向上為平面型連續(xù)摻雜，分布于NPN和/或PNP 器件的整個面積之下。優(yōu)選的，所述埋氧層厚度范圍為0. 1 μ m 1 μ m。優(yōu)選的，SOI器件為50V 300V PDP列尋址和行掃描驅(qū)動芯片中的高壓器件。優(yōu)選的，所述HV-PM0S、Field-PMOS, PNP和HV-PNP器件的場氧化層下均具有ρ型 降場區(qū)，在HV-PM0S、Field-PMOS和HV-PNP器件中，所述ρ型降場區(qū)與ρ型阱區(qū)相連，可與 η型阱區(qū)保持一定距離或相連；在PNP器件中，所述ρ型降場區(qū)與η型阱區(qū)和集電極ρ型重 摻雜區(qū)相連，或所述集電極P型重摻雜區(qū)在所述P型降場區(qū)內(nèi)。優(yōu)選的，所述HV-NMOS和/或LIGBT器件的場氧化層下具有ρ型降場區(qū)。優(yōu)選的，所述HV-PM0S、Field-PMOS和HV-PNP器件中的ρ型降場區(qū)的結深小于所述P型阱區(qū)的結深。優(yōu)選的，其特征在于，所述Field-PMOS器件的場氧化層下的η型阱區(qū)內(nèi)，以及所述 NPN器件和CMOS器件中的NMOS器件的場氧化層下的ρ型阱區(qū)內(nèi)均具有ρ型場區(qū)，所述ρ型 場區(qū)的摻雜濃度均大于所述η型阱區(qū)和ρ型阱區(qū)的摻雜濃度。與現(xiàn)有技術相比，上述技術方案具有以下優(yōu)點本發(fā)明實施例提供的用于等離子顯示屏驅(qū)動芯片的SOI器件，通過在η型SOI層 與埋氧層界面處，設置η型SOI層內(nèi)的η+摻雜區(qū)，并且η+摻雜區(qū)的摻雜濃度大于η型SOI 層的摻雜濃度，使得SOI器件在承受高電壓時，相鄰的η+摻雜區(qū)之間形成空穴反型層，將 空穴嵌于兩個相鄰的η+摻雜區(qū)之間，并且由于η+摻雜區(qū)臨近埋氧層界面處形成了電離N+ 區(qū)，使得空穴反型層和電離N+區(qū)的正電荷作用增強了埋氧層電場；同時，空穴反型層和電 離N+區(qū)的正電荷作用削弱了 SOI層中的電場，進而使得在器件發(fā)生擊穿時，單位厚度的埋 氧層上可承擔更高的縱向耐壓，從而打破常規(guī)SOI高壓器件的縱向耐壓限制。


通過附圖所示，本發(fā)明的上述及其它目的、特征和優(yōu)勢將更加清晰。在全部附圖中 相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示 出本發(fā)明的主旨。圖1為現(xiàn)有技術中厚層SOI等離子顯示屏驅(qū)動芯片的SOI器件剖面結構圖；圖2為現(xiàn)有技術中薄層SOI等離子顯示屏驅(qū)動芯片的SOI器件剖面結構圖；圖3為本發(fā)明實施例提供的用于等離子顯示屏驅(qū)動芯片的SOI器件剖面結構圖；圖4是本發(fā)明實施例提供的用于等離子顯示屏驅(qū)動芯片的SOI器件埋氧層可承擔 更高縱向耐壓的原理示意圖；圖5是本發(fā)明實施例提供的用于等離子顯示屏驅(qū)動芯片的SOI器件中的HV-NMOS 器件擊穿時的電勢分布圖；圖6是本發(fā)明實施例提供的用于等離子顯示屏驅(qū)動芯片的SOI器件中的HV-NMOS 與傳統(tǒng)SOI器件中的HV-NMOS擊穿時漏極下的縱向電場分布圖。其中，圖3中各標號分別表示1為襯底，2為埋氧層，3為SOI層，31-36為η型阱區(qū)，41-46為ρ型阱區(qū)，51-58為 η型重摻雜區(qū)，61-69為ρ型重摻雜區(qū)，81-83為柵區(qū)，91-913為金屬電極，10為場氧化層，12 為柵氧化層，13為ρ型場區(qū)，14為介質(zhì)隔離區(qū)，15為金屬前介質(zhì)層，161-164為ρ型降場區(qū)， 171-172為η+摻雜區(qū)。
具體實施例方式本發(fā)明實施例提供的用于等離子顯示屏驅(qū)動芯片的SOI器件，通過在η型SOI層 與埋氧層界面處，設置位于埋氧層表面上的η+摻雜區(qū)，并且η+摻雜區(qū)的摻雜濃度大于η型 SOI層的摻雜濃度，使得SOI器件在承受高電壓時，相鄰的η+摻雜區(qū)之間形成空穴反型層， 并且結合η+摻雜區(qū)臨近埋氧層界面處形成的電離N+區(qū)，二者的共同作用增強了埋氧層電 場，并削弱了 SOI層中的電場，進而使得在器件發(fā)生擊穿時，單位厚度的埋氧層上可承擔更 高的縱向耐壓。
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為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明 的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以 采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內(nèi)涵的 情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施例的限制。其次，本發(fā)明結合示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，表 示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應 限制本發(fā)明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。本發(fā)明實施例提供的用于等離子顯示屏驅(qū)動芯片的SOI器件剖面結構圖如圖3所 示，該器件自下而上依次包括襯底1、埋氧層2、n型SOI層3，所述SOI層3中集成HV-NMOS、 HV-PMOS, Field-PMOS, LIGBT, CMOS、NPN、PNP和HV-PNP器件，本實施例的各個器件間可通 過介質(zhì)隔離區(qū)14或場氧化層10進行電氣隔離；其中，所述SOI層3內(nèi)具有η+摻雜區(qū)171和172，位于η型SOI層3與埋氧層2界 面處。并且，本實施例中所述η+摻雜區(qū)171和172的摻雜濃度大于η型SOI層3的摻雜 濃度。另外，如圖3所示，本實施例中的η+摻雜區(qū)包括第一類η+摻雜區(qū)171和第二類η+ 摻雜區(qū) 172，其中，第一類 η+摻雜區(qū) 171 位于所述 HV-NM0S、HV-PMOS, Field-PMOS, LIGBT, CMOS或HV-PNP器件中至少一個器件對應的埋氧層區(qū)域，且在沿襯底的方向上為長條型間 隔摻雜，包括多個間隔排列的子摻雜區(qū)；第二類η+摻雜區(qū)172位于所述NPN和/或PNP器 件對應的埋氧層區(qū)域，并在沿襯底的方向上為平面型連續(xù)摻雜，分布于NPN或PNP器件的整 個面積之下。下面結合圖4說明本發(fā)明實施例中第一類η+摻雜區(qū)171的工作原理，當本實施例 的SOI器件承受高電壓時，即在管腳A處施加高電壓，位于器件埋氧層2表面上的兩個相鄰 的η+摻雜區(qū)171a和171b間會形成空穴反型層，將空穴限制在兩個相鄰的η+摻雜區(qū)171a 和171b之間，同時，η+摻雜區(qū)171a和171b臨近埋氧層2界面處形成電離N+區(qū)。如圖4所示，空穴反型層和電離N+區(qū)的正電荷作用在垂直方向上分別形成電場 Eyll(空穴(Hole)在y方向產(chǎn)生的電場)和Eyl (電離N+(Ionized N+)在y方向產(chǎn)生的電 場)，EyH和Eyl的垂直向下的電場分量由于與SOI層3表面管腳A施加的高電壓產(chǎn)生的垂直 向下的電場Ey方向相同，因此增強了埋氧層2的電場，而Eyll和Eyl的垂直向上的電場分量 由于與SOI層3表面管腳A施加的高電壓產(chǎn)生的垂直向下的電場Ey方向相反，因此削弱了 SOI層3中的縱向電場，使得在管腳A施加同等偏置電壓條件時，本發(fā)明的SOI高壓器件中 SOI層3內(nèi)的體電場降低，器件體內(nèi)場更難達到硅的雪崩臨界擊穿電場，進而可極大地改善 SOI高壓器件的擊穿特性。并且，由于埋氧層電場的增強和SOI層電場的減弱，同等應用偏置電壓條件下， 可使埋氧層和SOI層的厚度更小。對于耐壓要求為50V 300V的SOI高壓器件，采用 0. Ιμπι Ιμπι厚的埋氧層即可以實現(xiàn)。因此，本發(fā)明的SOI高壓器件在發(fā)生擊穿時，單位 厚度的埋氧層上可承擔更高的縱向耐壓，從而打破常規(guī)SOI高壓器件的縱向耐壓限制。本發(fā)明實施例中的第二類η+摻雜區(qū)172位于NPN和/或PNP器件對應的埋氧層區(qū)域，其中，位于NPN器件的埋氧層表面上的單一連續(xù)的η+摻雜區(qū)，由于η+摻雜區(qū)的摻雜 濃度大于SOI層的摻雜濃度，因此可以降低NPN器件的集電極電阻；位于PNP器件埋氧層表 面上的單一連續(xù)的η+摻雜區(qū)，則主要用于產(chǎn)生向上的內(nèi)建空穴排斥場，以增加集電極空穴 吸收效率?，F(xiàn)有技術中的SOI高壓器件由于單位厚度埋氧層所承擔的縱向耐壓較低，因此為 了達到器件承受高電壓的要求，埋氧層的厚度就必須要求較厚，而厚的埋氧化層在制造過 程中又受到限制，使埋氧層的厚度達到一定尺寸后就不易進一步的增加，并且，由于埋氧層 導熱性差，使得在使用過程中，厚埋氧層的SOI器件的自熱效應就會比較嚴重，從而影響器 件的性能。但是，本實施例提供的SOI高壓器件，由于增加了第一類η+摻雜區(qū)171，使埋氧層 單位厚度承擔的縱向耐壓提高了，進而在滿足器件所承受的高電壓的情況下，埋氧層的厚 度可以進一步的減小，本實施例中的埋氧層厚度范圍可減小至0. 1 μ m 1 μ m，由于埋氧層 厚度的減小，進而使SOI高壓器件的自熱效應得到了進一步的降低，從而提高了器件的性 能。同時，由于器件單位厚度的埋氧層承擔的縱向耐壓提高了，外加高壓時，SOI高壓 器件可采用更薄的埋氧層，因此器件的自熱效應得到了控制，進而使得本實施例中的SOI 器件的工作功率可以進一步的提高，可應用于50V 300VPDP列尋址和行掃描驅(qū)動芯片中。綜上所述，本發(fā)明實施例公開的SOI器件，由于增加了 η+摻雜區(qū)171和172，使單 位厚度的埋氧層承擔的縱向耐壓得到提高，同時降低了器件的自熱效應，提高了 SOI器件 的工作功率，進而提高了 SOI器件的整體性能，滿足了等離子顯示屏行掃描驅(qū)動芯片和列 尋址驅(qū)動芯片的器件需求。以上在整體的角度上描述了本發(fā)明實施例公開的用于等離子顯示屏驅(qū)動芯片的 SOI器件性能的提高，下面結合該SOI器件中的各個單獨的器件結構，對該SOI器件的性能 進行詳細說明。參見圖3，本發(fā)明實施例中的HV-NMOS器件包括位于所述SOI層3表面內(nèi)的ρ型阱區(qū)41和η型阱區(qū)31 ；位于所述ρ型阱區(qū)41表面內(nèi)的源區(qū)，所述源區(qū)包括ρ型重摻雜區(qū)61和η型重摻 雜區(qū)51 ；位于所述η型阱區(qū)31表面內(nèi)的漏區(qū)，所述漏區(qū)包括η型重摻雜區(qū)52 ；位于所述ρ型阱區(qū)41和η型阱區(qū)31之間的SOI層3表面內(nèi)的場氧化層10，用于 調(diào)節(jié)該HV-NMOS器件的表面場；覆蓋于所述部分η型重摻雜區(qū)51和ρ型阱區(qū)41表面上的柵氧化層12 ；位于所述柵氧化層12表面上，并部分跨接于所述場氧化層10表面上的柵區(qū)81 ；位于所述源區(qū)表面上的源極91，位于所述漏區(qū)表面上的漏極92，以及位于所述柵 區(qū)表面上的柵極，所述源極91、漏極92和柵極分別通過金屬前介質(zhì)層15內(nèi)的通孔與所述源 區(qū)、漏區(qū)和柵區(qū)81相連，形成歐姆接觸。另外，本實施例中的HV-NMOS器件還包括，位于所述場氧化層10下方的ρ型降場 區(qū)161，該ρ型降場區(qū)161可與η型SOI層3形成雙RESURF (Reduced SURface Field)結 構，在改善器件表面電場分布的同時，進一步降低HV-NMOS器件的導通電阻。當然，若沒有該P型降場區(qū)161也是可以的，也能夠?qū)崿F(xiàn)本發(fā)明實施例中的增加單位厚度的埋氧層所承 擔的耐壓能力的效果。其中，ρ型阱區(qū)41形成該HV-NMOS器件的溝道區(qū)，通過柵氧化層12與柵區(qū)81構 成的MOS結構，對該HV-NMOS器件的閾值電壓進行控制；η型阱區(qū)31形成該HV-NMOS器件 的漏極緩沖區(qū)，對漂移區(qū)的電場分布進行調(diào)制。該HV-NMOS器件的漏極92處接高電壓時，器件埋氧層2表面上的兩個相鄰的η+ 摻雜區(qū)之間便會形成空穴反型層，同時η+摻雜區(qū)臨近埋氧層界面處形成電離N+區(qū)，空穴反 型層和電離N+區(qū)的正電荷作用增強了埋氧層2的電場，降低了 SOI層3電場，使得在器件 發(fā)生擊穿時，單位厚度的埋氧層上可承擔更高的縱向耐壓，從而可在保證高電壓和高功率 的情況下，通過減小埋氧層的厚度而達到減小該HV-NMOS器件自熱效應的目的。為了說明本實施例中的HV-NMOS器件的效果，參見圖5和圖6，圖5中為本實施例 中的HV-NMOS器件擊穿時的等勢線分布圖，相鄰的兩等勢線間的電勢差為5V，圖中相鄰η+ 摻雜區(qū)間的間距為1. 5 μ m，η+摻雜區(qū)的高度為0. 2 μ m，寬度為0. 5 μ m，從圖中可以看出，該 HV-NMOS器件具有較為均勻的等勢線分布，并且，埋氧層內(nèi)的等勢線分布密集，SOI層內(nèi)的 等勢線分布較疏松。圖6為本發(fā)明實施例的HV-NMOS器件與現(xiàn)有技術中的常規(guī)HV-NMOS器件擊穿時漏 端縱向電場分布圖。從圖中可以看出，發(fā)生擊穿時，本發(fā)明實施例中的HV-NMOS器件埋氧層 2中的電場達到7. 0E6V/cm,而常規(guī)HV-NMOS器件埋氧層2中的電場僅為9. 2E5V/cm ；同時， 埋氧層2與η型SOI層3界面處的硅電場由常規(guī)HV-NMOS器件的3. 04E5V/cm降低到本發(fā) 明實施例HV-NMOS器件的2. 03E5V/cm。因此，從圖5和圖6中可以看出，本發(fā)明實施例的HV-NMOS器件單位厚度的埋氧層 承擔的耐壓提高了，SOI層所承擔的電場明顯減弱了。需要說明的是，上述各區(qū)域中若摻雜類型為η型，摻雜離子可為磷或其他五價元 素，若摻雜類型為P型，摻雜離子可為硼或其他三價元素。本實施例中所述“S0I層3表面內(nèi)”是指由SOI層3表面向下延伸的一定深度的區(qū) 域，該區(qū)域?qū)儆赟OI層3的一部分；所述“埋層2表面上”是指由埋氧層2表面向上的區(qū)域， 該區(qū)域不屬于埋氧層2本身，其它描述所表示的意思也可以此類推。另外，本實施例中的柵區(qū)81至少包括柵多晶硅層，本發(fā)明其他實施例中，所述柵 區(qū)還可以包括摻雜多晶硅、或者由多晶硅和多晶硅上的金屬硅化物組成的疊層。 參見圖3，本發(fā)明實施例中的HV-PMOS器件包括位于所述SOI層3表面內(nèi)的η型阱區(qū)32和ρ型阱區(qū)42 ；位于所述η型阱區(qū)32表面內(nèi)的源區(qū)，所述源區(qū)包括ρ型重摻雜區(qū)62和η型重摻 雜區(qū)53 ；位于所述ρ型阱區(qū)42表面內(nèi)的漏區(qū)，所述漏區(qū)包括ρ型重摻雜區(qū)63 ；位于所述ρ型阱區(qū)42和η型阱區(qū)32之間的SOI層3表面內(nèi)的場氧化層10，用于 調(diào)節(jié)該HV-PMOS器件的表面場；覆蓋于所述部分ρ型重摻雜區(qū)62和η型阱區(qū)32表面上的柵氧化層12 ；位于所述柵氧化層12表面上，并部分跨接于所述場氧化層表面上的柵區(qū)81 ；位于所述源區(qū)表面上的源極93，位于所述漏區(qū)表面上的漏極94，以及位于所述柵
8區(qū)表面上的柵極，所述源極93、漏極94和柵極分別通過金屬前介質(zhì)層15內(nèi)的通孔與所述源 區(qū)、漏區(qū)和柵區(qū)81相連，形成歐姆接觸；其中，η型阱區(qū)32形成該HV-PMOS器件的溝道區(qū)，通過柵氧化層12與柵區(qū)81構 成的MOS結構，對該HV-PMOS器件的閾值電壓進行控制；ρ型阱區(qū)42形成該HV-PMOS器件 的漏極緩沖區(qū)，對漂移區(qū)的電場進行調(diào)制。另外，該HV-PMOS器件還包括，位于所述柵氧化層12和場氧化層10下方的ρ型降 場區(qū)162，該ρ型降場區(qū)162作為HV-PMOS器件的漏擴展區(qū)，該漏擴展區(qū)一端與ρ型阱區(qū)42 相接，另一端與η型阱區(qū)32保持一定距離或相連。當該HV-PMOS器件源端接高電位承受高耐壓時，從漏極的PN結(ρ型阱區(qū)42/ η型SOI層3組成的PN結)開始耗盡，其耗盡機理與HV-NMOS相似，所以在相同條件下該 HV-PMOS器件可與HV-NMOS器件達到相同的耐壓，從而使器件具有更好匹配度，滿足高壓電 平位移電路對高壓器件的耐壓需求。當該HV-PMOS器件處于開態(tài)時，該HV-PMOS器件可通過ρ型重摻雜區(qū)62、η型阱區(qū) 32的表面反型層、η型SOI層3表面積累層、ρ型降場區(qū)162、ρ型阱區(qū)42和ρ型重摻雜區(qū) 63形成空穴導電通路。與上述HV-NMOS器件的原理類似，該HV-PM0S器件發(fā)生擊穿時，單位厚度的埋氧層 上可承擔更高的縱向耐壓，從而可在保證高電壓和高功率的情況下，通過減小埋氧層的厚 度而達到減小該HV-PMOS器件自熱效應的目的。參見圖3，本發(fā)明實施例中的Field-PMOS器件與上述HV-PMOS器件不同的是，該 Field-PMOS器件不包括薄的柵氧化層12，其場氧化層10直接與η型阱區(qū)32表面內(nèi)的ρ型 重摻雜區(qū)62以及ρ型阱區(qū)42表面內(nèi)的ρ型重摻雜區(qū)63相接，柵區(qū)82只位于場氧化層10 上，并且P型降場區(qū)162只位于場氧化層10下方，該ρ型降場區(qū)162作為該Field-PMOS器 件的漏擴展區(qū)，該漏擴展區(qū)一端與P型阱區(qū)42相接，另一端與η型阱區(qū)32保持一定距離或 相接。也就是說，該Field-PMOS器件與上述HV-PMOS器件的主要不同是，HV-PMOS器件 的柵氧為較薄的柵氧化層12，而該Field-PMOS器件的柵氧為場氧化層10，并且場氧化層下 方覆蓋有P型場區(qū)13，為器件提供連續(xù)的空穴導電通路。其中，η型阱區(qū)32形成該Field-PMOS器件的溝道區(qū)，通過場氧化層10與柵區(qū)82構 成的MOS結構，對該Field-PMOS器件的閾值電壓進行控制；ρ型阱區(qū)42形成該Field-PMOS 器件的漏極緩沖區(qū)，對漂移區(qū)的電場進行調(diào)制。該Field-PMOS器件的場氧化層10也可用 于調(diào)節(jié)器件本身的表面場。參見圖3，本發(fā)明實施例中的LIGBT器件包括位于SOI層3表面內(nèi)的ρ型阱區(qū)43和η型阱區(qū)33 ；位于所述ρ型阱區(qū)43表面內(nèi)的ρ型重摻雜區(qū)64和η型重摻雜區(qū)54，位于所述η 型阱區(qū)33表面內(nèi)的ρ型重摻雜區(qū)65 ；位于所述ρ型阱區(qū)43和η型阱區(qū)33之間的SOI層3表面內(nèi)的場氧化層10，用于 調(diào)節(jié)該LIGBT器件的表面場；覆蓋于所述部分η型重摻雜區(qū)M和ρ型阱區(qū)43表面上的柵氧化層12 ；位于所述柵氧化層12表面上，并部分跨接于所述場氧化層10表面上的柵區(qū)81，與柵區(qū)材料類似，所述柵區(qū)81至少包括柵多晶硅層，也可以包括摻雜多晶硅、或者由多晶硅 和多晶硅上的金屬硅化物組成的疊層；位于所述ρ型重摻雜區(qū)64和η型重摻雜區(qū)M表面上的發(fā)射極95，位于所述ρ型 重摻雜區(qū)65表面上的集電極96，所述發(fā)射極95通過金屬前介質(zhì)層15內(nèi)的通孔與ρ型重摻 雜區(qū)64和η型重摻雜區(qū)M形成歐姆接觸，同樣的，所述集電極96也是通過金屬前介質(zhì)層 15內(nèi)的通孔與所述ρ型重摻雜區(qū)65相連，形成歐姆接觸。另外，還可以包括位于所述場氧化層10下方的ρ型降場區(qū)163，該ρ型降場區(qū)163 可與SOI層3形成雙RESURF結構，與HV-NMOS器件中的ρ型降場區(qū)161類似，該ρ型降場 區(qū)163也是可有可無的。其中，ρ型阱區(qū)43形成該LIGBT器件的溝道區(qū)，通過柵氧化層12與柵區(qū)81構成 的MOS結構，對該LIGBT器件的閾值電壓進行控制；η型阱區(qū)33形成該LIGBT器件的集電 極緩沖層，通過對η型阱區(qū)33參數(shù)的設計，可對該LIGBT器件的導通電阻和開關損耗進行 優(yōu)化。當該LIGBT器件的集電極96處接高壓時，器件埋氧層2表面上的兩個相鄰的η+ 摻雜區(qū)之間便會形成空穴反型層，同時η+摻雜區(qū)臨近埋氧層界面處形成電離N+區(qū)，空穴反 型層和電離N+區(qū)的正電荷作用增強了埋氧層2的電場，降低了 SOI層3電場，使得在器件 發(fā)生擊穿時，單位厚度的埋氧層上可承擔更高的縱向耐壓，從而可在保證高電壓和高功率 的情況下，通過減小埋氧層的厚度而達到減小該LIGBT器件自熱效應的目的。參見圖3，本發(fā)明實施例中的低壓CMOS器件包括低壓NMOS器件和低壓PMOS器件， 具體的，該低壓CMOS器件包括以下結構位于所述SOI層表面內(nèi)的ρ型阱區(qū)44和η型阱區(qū)34，所述ρ型阱區(qū)44形成低壓 NMOS器件的溝道區(qū)，所述η型阱區(qū)34形成低壓PMOS器件的溝道區(qū)；位于所述ρ型阱區(qū)44表面內(nèi)的η型重摻雜區(qū)55，位于所述η型阱區(qū)34表面內(nèi)的 P型重摻雜區(qū)66，其中，所述η型重摻雜區(qū)55形成低壓NMOS的源區(qū)和漏區(qū)，所述ρ型重摻 雜區(qū)66形成低壓PMOS的源區(qū)和漏區(qū)；位于所述低壓NMOS和低壓PMOS源區(qū)和漏區(qū)之間的柵氧化層12，位于所述柵氧化 層12上的柵區(qū)83 ；位于所述η型重摻雜區(qū)55和P型重摻雜區(qū)66之間、跨越ρ型阱區(qū)44和η型阱區(qū) 34的場氧化層10 ；位于所述低壓NMOS器件場氧化層下的ρ型場區(qū)13，該ρ型場區(qū)13可用于防止低 壓NMOS器件寄生場管的開啟；另外，該低壓CMOS器件還包括，分別通過金屬前介質(zhì)層15內(nèi)的通孔與所述源區(qū)、 漏區(qū)和柵區(qū)83形成歐姆接觸的源極、漏極和柵極(圖3中的源極和漏極均用標號97表示， 本領域技術人員能夠理解，這里不做詳細區(qū)分)。同樣的，該低壓CMOS器件中的η+摻雜區(qū)的作用，與以上各器件中的η+摻雜區(qū)的 作用類似，可用于提高單位厚度的埋氧層的耐壓，并降低器件的自熱效應，這里不再贅述。參見圖3，本發(fā)明實施例中的NPN和PNP器件的埋氧層2表面上具有連續(xù)的η+摻 雜區(qū)，即第二類η+摻雜區(qū)，下面分別對NPN和PNP器件的結構進行詳細描述。本實施例的NPN器件包括
位于所述SOI層3表面內(nèi)的ρ型阱區(qū)45和η型阱區(qū)35，所述ρ型阱區(qū)45形成該 縱向NPN晶體管的基區(qū)，η型阱區(qū)35形成該縱向NPN晶體管的集電極延伸區(qū)，可降低集電 區(qū)表面場和集電區(qū)電阻；位于所述ρ型阱區(qū)45表面內(nèi)的ρ型重摻雜區(qū)67和η型重摻雜區(qū)56，位于所述η 型阱區(qū)35表面內(nèi)的η型重摻雜區(qū)57 ；通過金屬前介質(zhì)層15內(nèi)的通孔與所述ρ型重摻雜區(qū)67形成良好的歐姆接觸的基 極98，通過金屬前介質(zhì)層15內(nèi)的通孔與所述η型重摻雜區(qū)56相連的發(fā)射極99，通過金屬 前介質(zhì)層15內(nèi)的通孔與所述η型重摻雜區(qū)57相連的集電極910 ；位于所述η型重摻雜區(qū)56和η型重摻雜區(qū)57之間的SOI層表面內(nèi)的場氧化層 10 ；位于ρ型阱區(qū)45中的場氧化層10下的ρ型場區(qū)13，可用于防止橫向寄生NPN晶
體管開啟。該NPN晶體管埋氧層2表面上的單一連續(xù)的η+摻雜區(qū)172的作用與η型阱區(qū)35 的作用類似，均可降低該NPN器件的集電極電阻。本發(fā)明實施例中的低壓PNP器件包括位于所述SOI層3表面內(nèi)的η型阱區(qū)36和集電極ρ型重摻雜區(qū)69，該η型阱區(qū) 36形成該低壓PNP器件的基區(qū)；位于η型阱區(qū)36表面內(nèi)的ρ型重摻雜區(qū)68和η型重摻雜區(qū)58 ；位于所述ρ型重摻雜區(qū)68與集電極ρ型重摻雜區(qū)69之間的SOI層3表面內(nèi)的場 氧化層10 ；位于所述場氧化層10下方的ρ型降場區(qū)164，所述η型阱區(qū)36與所述ρ型降場 區(qū)164保持一定距離或相接，所述ρ型重摻雜區(qū)69與所述ρ型降場區(qū)164相接，或ρ型重 摻雜區(qū)69在ρ型降場區(qū)164內(nèi)，所述ρ型降場區(qū)164為該低壓PNP器件的集電極擴展區(qū)， 可降低集電極電阻；通過金屬前介質(zhì)層15內(nèi)的通孔，分別依次與所述η型重摻雜區(qū)58、ρ型重摻雜區(qū) 68、集電極ρ型重摻雜區(qū)69相連的基極911、發(fā)射極912和集電極913。該低壓PNP晶體管埋氧層2表面上的單一連續(xù)的η+摻雜區(qū)172的作用是，產(chǎn)生向 上的內(nèi)建空穴排斥場，增加集電極的空穴吸收效率。參見圖3，與上述低壓PNP晶體管不同的是，本發(fā)明實施例中的高壓PNP晶體管 (HV-PNP)在SOI層3表面內(nèi)增加了 ρ型阱區(qū)46，該ρ型阱區(qū)46形成了該HV-PNP晶體管的 集電極延伸區(qū)，同時，該HV-PNP晶體管將單一連續(xù)的第二類η+摻雜區(qū)172分解成間隔排列 的第一類η+摻雜區(qū)171，并且，作為HV-PNP晶體管集電極擴展區(qū)的ρ型降場區(qū)164不再與 η型阱區(qū)36和ρ型重摻雜區(qū)69相接，而是與ρ型阱區(qū)46和場氧化層10相接，這里的ρ型 降場區(qū)164也是用來形成HV-PNP器件的集電極擴展區(qū)。當該HV-PNP晶體管承受高壓時，其開發(fā)射極(BVcbq)的耐壓機理與HV-PM0S器件 的耐壓機理相同，使得本發(fā)明提供的HV-PMOS、HV-NMOS與HV-PNP在相同耐壓區(qū)長度下可達 到基本上相同的擊穿電壓。從圖3中可以看出，在各個器件之間的介質(zhì)隔離區(qū)14上也具有場氧化層10，其作 用是用于低壓器件的隔離，而位于高壓器件漂移區(qū)上方的場氧化層10，則是用來調(diào)節(jié)器件
11的表面場。需要說明的是，本發(fā)明實施例所述的SOI器件中的上述各個器件的η+摻雜區(qū)的高 度均低于P型阱區(qū)(圖3中標號41-46所示)和η型阱區(qū)(圖3中標號31-36所示)的結 深，也就是說，所述P型阱區(qū)和η型阱區(qū)內(nèi)均不能包括η+摻雜區(qū)。并且，從以上描述中可知，不同器件中的ρ型場區(qū)13的作用不同，對于Fie 1 d-PMOS 器件，所述P型場區(qū)13與ρ型重摻雜區(qū)62相連，為空穴提供連續(xù)導電通路；對于低壓NMOS 晶體管，所述ρ型雜質(zhì)場區(qū)13可增加寄生MOS管閾值，防止寄生MOS場管開啟；對于縱向 NPN管，所述ρ型雜質(zhì)場區(qū)13可防止橫向NPN開啟。但是，不論作用如何，所述ρ型雜質(zhì)場 區(qū)13的摻雜濃度均大于ρ型雜質(zhì)阱區(qū)(如圖3中標號44、45所示)和η型雜質(zhì)阱區(qū)(如 圖3中標號32所示)的摻雜濃度。同時，需要說明的是，上述各器件中的ρ型降場區(qū)(如圖3中標號161-164所示) 的結深均小于P型阱區(qū)(如圖中標號42、46所示)的結深，也就是說，HV-PMOS、Fi el d-PMOS 器件中的P型降場區(qū)162的結深小于ρ型阱區(qū)42的結深，HV-PNP器件中的ρ型降場區(qū)164 的結深小于P型阱區(qū)46的結深，同樣的，若HV-NMOS和LIGBT器件中若存在ρ型降場區(qū)161 和163，則該ρ型降場區(qū)161和163的結深也應小于ρ型阱區(qū)41和43的結深。綜上所述，本發(fā)明實施例在具有埋氧層電荷島的SOI材料上成功集成了高壓橫向 η型LDMOS器件(HV-NMOS)，高壓薄柵氧橫向ρ型LDMOS器件(HV-PMOS)，厚柵氧ρ型LDMOS 器件(Field-PMOS)，橫向絕緣柵極晶體管(LIGBT)，低壓CMOS晶體管(低壓NMOS和PM0S)， NPN、PNP晶體管，高壓PNP晶體管，可滿足于高性能芯片對于BCD器件的需求。本發(fā)明實施 例中的SOI器件單位厚度的埋氧層所承擔的縱向耐壓得到了較大的提高，使得該SOI器件 在滿足高電壓的要求的同時，埋氧層可以做的更薄，因此器件的自熱效應降低，并且本發(fā)明 實施例中的器件工作功率也較高，可應用于50V-300V PDP驅(qū)動芯片中。以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制。雖然本發(fā)明已以較佳實施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領 域的技術人員，在不脫離本發(fā)明技術方案范圍情況下，都可利用上述揭示的方法和技術內(nèi) 容對本發(fā)明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此， 凡是未脫離本發(fā)明技術方案的內(nèi)容，依據(jù)本發(fā)明的技術實質(zhì)對以上實施例所做的任何簡單 修改、等同變化及修飾，均仍屬于本發(fā)明技術方案保護的范圍內(nèi)。
權利要求
1.一種用于等離子顯示屏驅(qū)動芯片的SOI器件，其特征在于，自下而上依次包括襯 底、埋氧層、η 型 SOI 層，所述 SOI 層中集成 HV-匪OS、HV-PMOS、Field-PMOS、LIGBT、CMOS、 NPN、PNP 和 HV-PNP 器件；其中，所述SOI層內(nèi)具有η+摻雜區(qū)，位于η型SOI層與埋氧層界面處。
2.根據(jù)權利要求1所述的用于等離子顯示屏驅(qū)動芯片的SOI器件，其特征在于，所述 η+摻雜區(qū)的摻雜濃度大于η型SOI層的摻雜濃度。
3.根據(jù)權利要求2所述的用于等離子顯示屏驅(qū)動芯片的SOI器件，其特征在于，所述 HV-匪OS、HV-PMOS、FieId-PMOS、LIGBT、CMOS、NPN 和 HV-PNP 器件包括 ρ 型阱區(qū)和 η 型阱區(qū)， 所述PNP器件包括η型阱區(qū)；其中，所述η+摻雜區(qū)的高度低于所述ρ型阱區(qū)和η型阱區(qū)的結深。
4.根據(jù)權利要求3所述的用于等離子顯示屏驅(qū)動芯片的SOI器件，其特征在于，η+摻 雜區(qū)包括第一類η+摻雜區(qū)，位于所述HV-匪0S、HV-PM0S、Field_PM0S、LIGBT、CM0S或HV-PNP 器件中至少一個器件對應的埋氧層區(qū)域，所述第一類n+摻雜區(qū)在沿襯底的方向上為長條 型間隔摻雜，包括多個間隔排列的子摻雜區(qū)。
5.根據(jù)權利要求4所述的用于等離子顯示屏驅(qū)動芯片的SOI器件，其特征在于，η+摻 雜區(qū)包括第二類η+摻雜區(qū)，位于所述NPN或PNP器件對應的埋氧層區(qū)域，所述第二類η+摻 雜區(qū)在沿襯底的方向上為平面型連續(xù)摻雜，分布于NPN和/或PNP器件的整個面積之下。
6.根據(jù)權利要求1-5任一項所述的用于等離子顯示屏驅(qū)動芯片的SOI器件，其特征在 于，所述埋氧層厚度范圍為0. 1 μ m 1 μ m。
7.根據(jù)權利要求6所述的用于等離子顯示屏驅(qū)動芯片的SOI器件，其特征在于，SOI器 件為50V 300V PDP列尋址和行掃描驅(qū)動芯片中的高壓器件。
8.根據(jù)權利要求1所述的用于等離子顯示屏驅(qū)動芯片的SOI器件，其特征在于，所述 HV-PMOS, Field-PMOS、PNP和HV-PNP器件的場氧化層下均具有ρ型降場區(qū)，在HV-PM0S、 Field-PMOS和HV-PNP器件中，所述ρ型降場區(qū)與ρ型阱區(qū)相連，可與η型阱區(qū)保持一定距 離或相連；在PNP器件中，所述ρ型降場區(qū)與η型阱區(qū)和集電極ρ型重摻雜區(qū)相連，或所述 集電極P型重摻雜區(qū)在所述P型降場區(qū)內(nèi)。
9.根據(jù)權利要求8所述的用于等離子顯示屏驅(qū)動芯片的SOI器件，其特征在于，所述 HV-NMOS和/或LIGBT器件的場氧化層下具有ρ型降場區(qū)。
10.根據(jù)權利要求8所述的用于等離子顯示屏驅(qū)動芯片的SOI器件，其特征在于，所述 HV-PMOS, Field-PMOS和HV-PNP器件中的ρ型降場區(qū)的結深小于所述ρ型阱區(qū)的結深。
11.根據(jù)權利要求8-10任一項所述的用于等離子顯示屏驅(qū)動芯片的SOI器件，其特征 在于，所述Field-PMOS器件的場氧化層下的η型阱區(qū)內(nèi)，以及所述NPN器件和CMOS器件中 的NMOS器件的場氧化層下的ρ型阱區(qū)內(nèi)均具有ρ型場區(qū)，所述ρ型場區(qū)的摻雜濃度均大于 所述η型阱區(qū)和ρ型阱區(qū)的摻雜濃度。
全文摘要
本發(fā)明實施例公開了一種用于等離子顯示屏驅(qū)動芯片的SOI器件，自下而上依次包括襯底、埋氧層、n型SOI層，所述SOI層中集成HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN、PNP和HV-PNP器件；其中，所述SOI層內(nèi)具有n+摻雜區(qū)，位于n型SOI層與埋氧層界面處。本發(fā)明在n型SOI層與埋氧層界面處，設置n型SOI層內(nèi)的n+摻雜區(qū)，并且n+摻雜區(qū)的摻雜濃度大于n型SOI層的摻雜濃度，使得空穴反型層和電離N+區(qū)的正電荷作用增強了埋氧層電場，削弱了SOI層中的電場，使得器件發(fā)生擊穿時，單位厚度的埋氧層可承擔更高的縱向耐壓，打破常規(guī)SOI高壓器件縱向耐壓限制。
文檔編號H01L29/06GK102097441SQ20101059479
公開日2011年6月15日 申請日期2010年12月17日 優(yōu)先權日2010年12月17日
發(fā)明者喬明, 葉俊, 張波, 李肇基, 羅波, 胡曦 申請人:電子科技大學