專利名稱：集成電路及三維堆疊的多重芯片模塊的制作方法
技術領域：
本發(fā)明涉及一種集成電路，特別涉及一種硅通孔電極(through silicon via, TSV)接線結構。
背景技術：
一般來說，打線接合(wire bonding)為一種在集成電路(integrated circuit, IC)與含有IC的封裝體之間形成連接或直接與印刷電路板形成連接的方法。在打線接合工 藝中，接線用以自IC的焊盤及封裝體上形成電性連接。接線可由金、鋁、銅、或其合金等所 構成。打線接合工藝通常認為是具有成本效益及彈性的，而使用于組裝相當多的半導體封裝。用以將IC連接至外部電路或其他IC的另一技術為倒裝芯片(flip chip)工藝。在 倒裝芯片工藝中，IC通過設置于芯片焊盤上的焊料凸塊(SOlderbump)而連接至其他電路， 例如外部電路或其他IC。焊料凸塊可在進行晶片工藝期間設置于半導體晶片頂側的芯片焊 盤上。接著倒置IC(因而稱作倒裝芯片)使其上表面向下，接著經過焊接而完成IC與外部 電路或其他IC之間的內連接。倒裝芯片技術利用焊料凸塊取代了打線接合技術中的接線， 以作為外部信號連接及電源連接。由于焊料凸塊的使用而免除了又長又高阻值的接線，因 此有助于大幅降低出現于打線接合用于高功率產品中的電流電阻(current-resistance， IR)壓降效應。信號及電源可配送于具有堆疊連接窗(via)結構的倒裝芯片集成電路中。

發(fā)明內容
本發(fā)明的目的在于克服現有技術中的缺陷。在本發(fā)明一實施例中，一種集成電路，包括一基底，具有一上表面及一下表面，其 中一電路形成于上表面上；多個焊盤，形成于下表面的周邊，其中焊盤中的一第一次組焊盤 經由多個硅通孔電極而電性耦接至上表面上的電路；以及一背側金屬層，形成于下表面上 且電性耦接至焊盤中的一第二次組焊盤，背側金屬層配送由第二次組焊盤所提供的電子信 號。在本發(fā)明另一實施例中，一種集成電路，包括一基底，具有一上表面及一下表面， 其中一電路形成于上表面上；一第一焊盤，設置于下表面上，其中第一焊盤經由一硅通孔電 極而電性耦接至上表面上的電路；以及一背側金屬層，設置于下表面上且電性耦接至設置 于下表面上的一第二焊盤，背側金屬層配送由第二焊盤所提供的一信號。在本發(fā)明又一實施例中，一種三維堆疊的多重芯片模塊，包括一第一集成電路及 一第二集成電路其中第一集成電路貼合至第二集成電路。第一集成電路，包括一第一基底， 其具有一第一上表面及一第一下表面，其中一第一電路形成于第一上表面上。第二集成電 路，包括一第二基底，具有一第二上表面及一第二下表面，其中一第二電路形成于第二上 表面上；多個焊盤，形成于第二下表面的周邊，其中焊盤中的一第一次組焊盤經由多個硅通 孔電極而電性耦接至第二上表面上的第二電路；以及一背側金屬層，形成于第二下表面上4且電性耦接至焊盤中的一第二次組焊盤，背側金屬層配送由第二次組焊盤所提供的電子信 號。 本發(fā)明由于硅通孔電極接線結構而使設計周期與制造良率都有顯著的改善。


圖1示出根據一集成電路剖面示意圖。圖加示出第一系統單芯片的剖面示意圖。圖2b示出第二系統單芯片的剖面示意圖。圖2c示出第三系統單芯片的剖面示意圖。圖3a示出公知電源供應網路(power mesh)平面示意圖。圖北示出一集成電路剖面示意圖，其中集成電路使用公知電源供應網路。圖如示出一集成電路底視平面示意圖。圖4b示出用于--集成電路中電源配送的柵網矩陣排列平面示意圖。圖4c示出用于--集成電路，其中信號至集成電路的內部電路的配送是通過硅通孔電極。圖如示出用于--集成電路中電源配送的柵網矩陣排列分劃平面示意圖。圖恥示出用于一-集成電路中電源配送的柵網矩陣排列分劃平面示意圖。其中，附圖標記說明如下公知400 --電源供應網路；405 --第一網路410 --第二網路415 --第一網線416 --第二網線420 --電源焊盤450 --集成電路455、465 焊料凸塊；460 --電源布線470 --信號布線實施例200 --集成電路205 --電源通孔電極結構；206 --信號通孔電極結構；207 --第一導電焊盤；208 --內部金屬布線；209 --導電構件210 --基底；215 --電源接線216 --信號接線
220 背側金屬層；222 電源通孔電極；225 電源/接地布線；226 信號布線；230、510、511、515、516 焊盤；300、325 系統級芯片；305、330 母芯片；310、335、340、345 子芯片；520 虛線；525 電源環(huán)；600、650 分劃；605 芯片邊界；610 次區(qū)邊界；615、620、655、660 硅通孔電極。
具體實施例方式以下說明本發(fā)明實施例的制作與使用。然而，可輕易了解本發(fā)明實施例提供許多 合適的發(fā)明概念而可實施于廣泛的各種特定背景。所揭示的特定實施例僅僅用于說明以特 定方法制作及使用本發(fā)明，并非用以局限本發(fā)明的范圍。以下說明本發(fā)明實施例的一特定背景，即包括多重芯片的系統級封裝(system in a package, SiP)。然而，上述實施例也可應用于三維堆疊的多重芯片模塊、系統單芯片 (system on a chip，SoC)、含單芯片的集成電路等等。如之前所述，打線接合對于半導體封裝的組裝提供了成本效益及彈性的解決之 道。然而，在高功率產品應用中，又長又薄(因而具有高阻值)的接線會造成大量的電 流-電阻(IR)壓降。大量的頂壓降迫使需采用具有較高電壓的電源供應器，其難以實施 或需要更高的成本。大量的頂壓降也迫使操作上需降低噪聲容限度(noise margin)，其導 致裝置更容易受到電源噪聲的影響。采用倒裝芯片技術有助于在高功率產品應用中降低頂壓降。然而，倒裝芯片技術 需在多重芯片之間使用堆疊通孔結構來進行電源及信號配送，其導致較高的制造成本。另 外，在具有垂直堆疊的多重芯片的系統級封裝(SiP)中，電源及信號配送必須通過整個垂 直堆疊結構。此需要垂直堆疊結構中下方的倒裝芯片對于通過倒裝芯片的所有電源及信號 具有內建補償(built-incompensation)。此需要下方的倒裝芯片大于需要補償額外電源及 信號而通過的倒裝芯片。圖1示出集成電路200的剖面示意圖。集成電路200的制造采用了硅通孔電極 (TSV)結構，其中可經由穿過基底210的硅通孔電極來進行電源及信號的配送，例如電源通 孔電極結構205及信號通孔電極結構206。經由硅通孔電極，電源及信號可通過典型結構中 的內部金屬層而配送至內部電路。硅通孔電極，例如電源通孔電極結構205，包括形成于基底210的一第一表面上的 一第一導電焊盤207，以及填入基底210內的通孔的一導電構件209，且可連接至位于基底210的一第二表面上的內部金屬布線208。導電構件209電性連接第一導電焊盤207及內 部金屬布線208。接著內部金屬布線208可用于配送電子信號及/或電源。然而，除了內部金屬布線208之外，電源及信號的配送也可通過背側金屬層 (backside metal layer, BML)220。背側金屬層220可形成于背向基底210的集成電路的 一側上。背側金屬層220可用于電源及信號的配送。集成電路200可使用接線進行對外的 連接，例如電源接線215及信號接線216。背側金屬層220較佳由鋁、銅、金、及其合金等所構成，以提供用于電源及信號配 送的一低電阻金屬。背側金屬層220的厚度也可大于常規(guī)的金屬層，以進一步降低背側金 屬層220的電阻率。降低背側金屬層220的電阻率可具有低的頂壓降。由于背側金屬層 220不具有前側金屬層機械應力及通孔尺寸限制，因此以上所述是合理的。背側金屬層220 的總厚度較佳為常規(guī)金屬層的厚度的至少二倍OX)，以降低其電阻率。再者，背側金屬層 220可為垂直、水平、對角線、鋸齒形或任意排列，用以配送電源，而較佳為對角線排列。背側 金屬層220也稱作重布局線(redistribution layer, RDL)。較佳的是將背側金屬層220與電源或信號電性連接，而硅通孔電極(如，電源通孔 電極222)可用于將電源或信號連接至背側金屬層220。由于硅通孔電極的尺寸通常小于焊 盤，因此通孔電極直接接合至背側金屬層220內的焊盤上，使背側金屬層220保有最小的尺 寸大小。當使用大量的硅通孔電極來供應電源至背側金屬層220以將頂壓降最小化時，較 小尺寸的硅通孔電極特別具有優(yōu)勢。若采用打線接合來將電源及信號電性連接至背側金屬 層220，使用硅通孔電即可不妨礙其他集成電路貼合至集成電路200。除了經由硅通孔電極連接電源及信號之外，也可經由與背側金屬層220形成于相 同側的連接線來將背側金屬層220電性連接至電源及信號。與背側金屬層220形成于相同 側的連接線可直接連接至一焊盤?？墒褂眯纬捎趦炔拷饘賹觾入娫醇靶盘柌季€來進行額外的電源及信號配送。電源 /接地(P/G)布線225及信號布線226。再者，當難以檢驗內部金屬層的配送或者造成大量 的頂壓降時，背側金屬層220可用于額外的電源及信號配送彈性測量。硅通孔電極可用于 內部金屬層與背側金屬層220之間的連接。集成電路200包括焊盤，例如焊盤230，以容許在集成電路200上放置焊料凸塊， 其可容許集成電路200連接至外部電路或是其他使用倒裝芯片技術的集成電路。集成電路 200可為包括多重集成電路的系統單芯片(SoC)的一部分。圖加示出系統單芯片300。系 統單芯片300包括一母芯片(motherdie)305及一子芯片(daughter die) 310。子芯片310 可使用倒裝芯片技術而直接裝貼于母芯片305上。集成電路200也可為系統級封裝(SiP) 的一部分。圖2b示出系統單芯片325。系統單芯片325包括一母芯片330、一子芯片335、一 子芯片340及一子芯片345。子芯片335直接裝貼于母芯片330上，而子芯片340直接裝貼 于子芯片335上，且子芯片345直接裝貼于子芯片340上。雖然附圖中為四個垂直堆疊芯 片，然而系統單芯片也可由其他可能的芯片組合所構成。舉例來說，在另一系統單芯片中， 子芯片335及子芯片340可裝貼于母芯片330的不同部分上，且子芯片345可裝貼于子芯 片340上。另外，子芯片335、子芯片340及子芯片345可分別裝貼于母芯片330的不同部 分上。因此，本發(fā)明實施例的精神及范圍并未局限于附圖上的單一垂直堆疊。7
然而，不同于倒裝芯片技術中電源及信號是經由垂直堆疊中最下層集成電路或轉 接板(interposer)來配送，采用硅通孔電極接線結構的集成電路垂直堆疊，例如集成電路 200，可將電源及信號連接至各別的集成電路。圖2c示出打線接合之后的系統單芯片325。 每一芯片(母芯片330、子芯片335、子芯片340及子芯片345)可使用接線進行外部連接。 由外部連接至每一芯片能夠將電源及信號直接配送至芯片上而無需規(guī)劃未使用的電源及 信號通過任何芯片。其有助于將頂壓降最小化。再者，由于芯片不需規(guī)劃未使用的電源及 信號，因此可將芯片的尺寸最小化。如圖2c所示，使用硅通孔電極將電源及信號電性耦接 至背側金屬層220可容許集成電路(例如，子芯片335裝貼于母芯片330、子芯片340裝貼 于子芯片335、以此類推)裝貼于集成電路中與背側金屬層220相同的一側上。隨著技術的提升，設計復雜度顯著的增加。設計復雜度的增加導致設計中具有龐 大的裝置總數及功能性。然而，增加裝置總數導致較高的電源消耗。較高的電源消耗需求 導致不僅需要大量的電源焊盤來供應內部電路所需的電源，而且需要密集的電源供應網路 來將頂壓降最小化。密集的電源供應網路及相關的電源焊盤消耗了設計中大量的可用電 源及信號布線資源。因此，設計的芯片尺寸及制造成本皆有顯著的增加。圖3a示出公知的電源供應網路400。電源供應網路400包括配送電性接地(GND) 的一第一網路405以及配送一第一電壓(VDD)的一第二網路410。第一網路405及第二網 路410可由不同層所構成，例如不同的金屬層或是一者為金屬層而另一者為非金屬的導電 層。在網線(例如第一網線415與第二網線416)的交界處，一電源焊盤(例如，電源焊盤 420)可構成二網線之間的電性連接。再者，電源焊盤下方可為電源布線，以提供電源至內 部電路。如圖3a所示，集成電路中相當多的布線資源(大約為總布線資源的30%或以上) 用于電源信號的布線。圖北示出集成電路450的剖面示意圖，其中集成電路450包括公知的電源供應網 路，用以將電源配送至集成電路450。如圖北所示，焊料凸塊455用于第二網路410與VDD 之間的電性連接。電源布線460將電源連接至集成電路450中的一第一晶體管。請參照圖 北，一焊料凸塊465通過一信號布線470而提供一信號至一第二晶體管。使用于電源及信 號布線中的堆疊連接窗陣列(via array)，例如電源布線460以及信號布線470，塞滿于集 成電路450內，使得集成電路450內的內部信號布線更為困難。圖如示出具有背側金屬層220的集成電路200的底視平面示意圖。如之前所述， 背側金屬層220用于電源及信號的配送。背側金屬層220可具有一環(huán)形結構，具有一電源 環(huán)525形成于集成電路200的周邊，但通常位于多個焊盤內側，上述焊盤包括用以將外部信 號連接至內部信號的焊盤(例如，焊盤510及511)以及用以提供內部電路電源及接地的電 源焊盤(例如，焊盤515及516)。上述焊盤可構成單一的焊盤環(huán)且圍繞電源環(huán)525，如圖如 所示。另外，取決于上述焊盤的數量，多重焊盤環(huán)或少于單一焊盤環(huán)的焊盤可圍繞電源環(huán) 525。請參照圖如，電源環(huán)525及焊盤可形成于集成電路200的周邊。然而，取決于電源 及信號配送需求，電源環(huán)525可不形成于集成電路200的周邊。另外，電源環(huán)525可形成于 集成電路200的背側或前側上或是集成電路200的兩側。電源環(huán)525內側為多個硅通孔電極(如虛線520內側所示)。上述硅通孔電極可 用于配送電源至集成電路200的內部電路。上述硅通孔電極可電性耦接至電源環(huán)525外側的電源焊盤。舉例來說，上述硅通孔電極的一些硅通孔電極可接地，而其他的硅通孔電極可 電性耦接至VDD。上述硅通孔電極可水平、垂直、對角線、鋸齒形或任意排列，，而較佳為對角 線排列。另外，硅通孔電極的排列可受集成電路200的內部電路的排列所支配而沒有特定 的排列。電源環(huán)525可將一些或所有的電源焊盤連接至上述硅通孔電極。電源環(huán)525可由 背側金屬(即，電源環(huán)525可與背側金屬層220形成于同一側)、前側金屬(即，電源環(huán)525 可與背側金屬層220形成于相對側)、或其組合所構成。硅通孔電極的優(yōu)勢在于其小于電源及/或信號焊盤。因而焊盤間距放寬，使得整 體面積縮減。另外，硅通孔電極容許使用低成本的接線作為信號及電源的連接。再者，硅通 孔電極有助于解決多重芯片堆疊的問題，其中芯片堆疊中位于上方的芯片，其電源必須布 線經過芯片堆疊中位于下方的芯片。此有助于緩和必須將芯片堆疊中下方的芯片的區(qū)域用 于配送電源至芯片堆疊中位于上方的芯片。相似地，硅通孔電極可通過直接將電源連接至 芯片堆疊中的芯片而解決頂壓降問題。雖然圖如所示的是連接電源焊盤，然而上述硅通 孔電極中一些硅通孔電極可電性連接至信號焊盤。圖4b示出用于一集成電路中電源配送的柵網矩陣排列平面示意圖。柵網矩陣可 用于電源配送，其中電流經過低電阻的硅通孔電極(例如，上述硅通孔電極)而直接流至集 成電路的內部電路。柵網矩陣排列容許使用少數金屬層(例如，金屬層1及金屬層2)作為 局部電源連接。柵網矩陣排列可連接至背側金屬層220以進一步改善整體電源配送。請參 照圖4c，其示出一集成電路的剖面示意圖，其中集成電路包括背側金屬層220及用于集成 電路中電源配送的柵網矩陣排列。如圖4c所示，由于電源配送于背側金屬層220及柵網矩 陣排列，因此集成電路中大部分的內部金屬層可用于信號配送。圖4c也示出信號經由一硅 通孔電極而配送至集成電路內部電路。圖fe示出用于一集成電路中電源配送的柵網矩陣排列分劃600平面示意圖。集 成電路通常可劃分成一柵網系統，其由一最小柵網及一最大柵網(如芯片邊界605及次區(qū) (tile)邊界610)所組成，其中最大柵網為多重的最小柵網。接著，硅通孔電極可放置于多 重相鄰區(qū)塊共有的邊界上。舉例來說，硅通孔電極615可用于配送VDD，而硅通孔電極620 可用于配送電性接地(VSS)。圖恥示出用于一集成電路中電源配送的柵網矩陣排列分劃650平面示意圖。柵 網矩陣排列分劃650相似于柵網矩陣排列分劃600，差別在于柵網矩陣排列分劃650中的硅 通孔電極退離次區(qū)邊界610而形成隔離的電壓島(voltage island)。舉例來說，硅通孔電 極655可僅用于配送VDD至單一電壓島，而硅通孔電極660可僅用于配送VSS至上述單一 電壓島。內部電路可在柵網矩陣排列之后設置，以最小化電流供應而不會遭遇任何金屬布 線阻礙的問題。電源柵網排列可為垂直、水平、對角線、鋸齒形排列等等，而較佳為對角線排 列。硅通孔電極接線結構可提供多于倒裝芯片結構的優(yōu)點。表1提供了硅通孔電極接 線結構與使用電源供應網路配送電源(N45工藝)的倒裝芯片結構之間差異比較。
權利要求
1.一種集成電路，包括一基底，具有一上表面及一下表面，其中一電路形成于該上表面上；多個焊盤，形成于該下表面的周邊，其中所述多個焊盤中的一第一次組焊盤經由多個 硅通孔電極而電性耦接至該上表面上的該電路；以及一背側金屬層，形成于該下表面上且電性耦接至所述多個焊盤中的一第二次組焊盤， 該背側金屬層配送由該第二次組焊盤所提供的電子信號。
2.如權利要求1所述的集成電路，其中該第一次組焊盤中耦接至所述多個焊盤的每一 硅通孔電極包括一第一導電焊盤，形成于該底表面；一第二導電焊盤，形成于該上表面；以及一導電構件，將該第一導電焊盤電性耦接至該第二導電焊盤，該導電構件形成于該基 底內的一孔洞內。
3.如權利要求1所述的集成電路，其中該第二次組焊盤內的所述多個焊盤接地或耦接 至一第一電壓，該背側金屬層包括排列成一柵網圖案的多個導體連接至耦接于該上表面上 的該電路的所述多個硅通孔電極，以配送電性接地或該第一電壓至該上表面上的該電路， 且該背側金屬層還包括至少一凸塊焊盤耦接至一硅通孔電極，該硅通孔電極作為該集成電 路與一貼合的集成電路或一外部基底之間的電性連接。
4.如權利要求1所述的集成電路，其中該背側金屬層形成于由所述多個焊盤所構成的 一邊界內。
5.一種集成電路，包括一基底，具有一上表面及一下表面，其中一電路形成于該上表面上；一第一焊盤，設置于該下表面上，其中該第一焊盤經由一硅通孔電極而電性耦接至該 上表面上的該電路；以及一背側金屬層，設置于該下表面上且電性耦接至設置于該下表面上的一第二焊盤，該 背側金屬層配送由該第二焊盤所提供的一第一信號。
6.如權利要求5所述的集成電路，其中該第二焊盤經由兩個硅通孔電極而電性耦接至 該背側金屬層，其中一第一硅通孔電極將該第二焊盤的該第一信號傳送至該上表面，且一 第二硅通孔電極將該第一信號傳送至該背側金屬，其中該第一硅通孔電極經由一導體而電 性耦接至該第二硅通孔電極。
7.如權利要求5所述的集成電路，其中該背側金屬層更配送由一第三焊盤所提供的一 第二信號，其中該第三焊盤直接耦接至該背側金屬層。
8.如權利要求5所述的集成電路，還包括一電源環(huán)，設置于該基底的周邊，該電源環(huán)配 送電源至該上表面上的該電路。
9.一種三維堆疊的多重芯片模塊，包括一第一集成電路，包括一第一基底，其具有一第一上表面及一第一下表面，其中一第一 電路形成于該第一上表面上；以及一第二集成電路，包括一第二基底，具有一第二上表面及一第二下表面，其中一第二電路形成于該第二上表 面上；多個第一焊盤，形成于該第二下表面的周邊，其中所述多個第一焊盤中的一第一次組 焊盤經由多個第一硅通孔電極而電性耦接至該第二上表面上的該第二電路；以及一第一背側金屬層，形成于該第二下表面上且電性耦接至所述多個第一焊盤中的一第 二次組焊盤，該第一背側金屬層配送由該第二次組焊盤所提供的電子信號； 其中該第一集成電路貼合至該第二集成電路。
10.如權利要求9所述的三維堆疊的多重芯片模塊，其中該第一集成電路還包括 多個第二焊盤，形成于該第一下表面的周邊，其中所述多個第二焊盤中的一第三次組 焊盤經由多個第二硅通孔電極而電性耦接至該第一上表面上的該第一電路，其中所述多個 第二焊盤的每一焊盤經由接線電性耦接至外部信號；以及一第二背側金屬層，形成于該第一下表面上且電性耦接至所述多個第二焊盤中的一第 四次組焊盤，該第二背側金屬層配送由該第四次組焊盤所提供的電子信號。
全文摘要
本發(fā)明揭示一種集成電路及三維堆疊的多重芯片模塊，該集成電路包括一基底，具有一上表面及一下表面，而一電路形成于上表面上；多個焊盤，形成于下表面的周邊；以及一背側金屬層，形成于下表面上。焊盤中的一第一次組焊盤經由多個硅通孔電極而電性耦接至上表面上的電路。背側金屬層電性耦接至焊盤中的一第二次組焊盤。背側金屬層配送由第二次組焊盤所提供的電子信號。本發(fā)明由于硅通孔電極接線結構而使設計周期與制造良率都有顯著的改善。
文檔編號H01L25/065GK102044512SQ20101050513
公開日2011年5月4日 申請日期2010年10月9日 優(yōu)先權日2009年10月9日
發(fā)明者葉威志, 吳國雄, 羅明健 申請人:臺灣積體電路制造股份有限公司