芯片上變異偵測方法和集成電路的制作方法
【專利說明】
【技術領域】
[0001 ] 本發(fā)明涉及集成電路，尤其涉及一種芯片上變異偵測方法和集成電路。
【【背景技術】】
[0002]電子設計自動化(Electronic Design Automat1n, EDA)工具被廣泛地使用在集成電路(Integrated Circuit，1C，亦可視為芯片)的設計和配置上，以用以仿真電路的時序以及決定組件的配置。電子設計自動化工具操作在計算機上，因此沒有集成電路制程上的需求。電子設計自動化工具可執(zhí)行靜態(tài)時序分析(Static Timing Analysis，STA)，靜態(tài)時序分析不需要經(jīng)由模擬，即可用以計算在一集成電路的數(shù)字電路的期望時序。
[0003]在期望的變異(亦稱作不同的條件(corners))的不同設定下，靜態(tài)時序分析在裝置和組件的合理和正確的模式下被執(zhí)行。制程電壓溫度(Process, Voltage, Temperature,PVT)條件，是根據(jù)在每個集成電路的裝置操作中，關于制程、操作電壓以及操作溫度的變化的假設來制定。在取得時序結束(timing signoff)以及進行制造之前，電路需要通過，在靜態(tài)時序分析中不同制程電壓溫度條件下，所有所需的時序需求的檢驗。
[0004]隨著半導體制程的制作尺寸持續(xù)縮減，在芯片上的變異偏離靜態(tài)時序分析的規(guī)定所產(chǎn)生的影響也變得越來越嚴重。
【
【發(fā)明內(nèi)容】
】
[0005]本發(fā)明提供一種芯片上變異偵測(On-Chip Variat1n，0CV)方法和集成電路，可判斷發(fā)射暫存電路和所述擷取暫存電路間的實際路徑延遲，進而可了解芯片上變異的真實情況，可為靜態(tài)時序分析模型的校準提供參考。
[0006]根據(jù)本發(fā)明的一個實施例提供了一種集成電路，包括延遲判斷電路和控制電路，其中:
[0007]所述延遲判斷電路，包括:
[0008]發(fā)射暫存電路，用以根據(jù)第一時鐘輸出測試數(shù)據(jù)；
[0009]擷取暫存電路，耦接至所述發(fā)射暫存電路，且用以根據(jù)第二時鐘擷取所述測試數(shù)據(jù)；
[0010]第一鏈的延遲組件，耦接至所述述發(fā)射暫存電路，用以接收來源時鐘以產(chǎn)生所述第一時鐘，其中所述第一鏈的延遲組件的第一數(shù)量被調(diào)整，以提供所述第一時鐘至所述述發(fā)射暫存電路；以及
[0011]第二鏈的延遲組件，耦接至所述擷取暫存電路，用以接收所述來源時鐘以產(chǎn)生所述第二時鐘，其中所述第二鏈的延遲組件的第二數(shù)量被調(diào)整，以提供所述第二時鐘至所述擷取暫存電路；
[0012]所述控制電路，耦接至所述延遲判斷電路，用以調(diào)整所述第一鏈的延遲組件的所述第一數(shù)量以及所述第二鏈的延遲組件的所述第二數(shù)量，使得所述擷取暫存電路正好能通過所述第二時鐘擷取所述測試數(shù)據(jù)，且用以根據(jù)所述第一鏈的延遲組件的所述第一數(shù)量以及所述第二鏈的延遲組件的所述第二數(shù)量判斷所述發(fā)射暫存電路和所述擷取暫存電路間的路徑延遲。
[0013]根據(jù)本發(fā)明的一實施例提供了一芯片上變異偵測方法，適用于一集成電路，該方法包括:
[0014]發(fā)射暫存電路根據(jù)第一時鐘輸出測試數(shù)據(jù)至擷取暫存電路；
[0015]所述擷取暫存電路，根據(jù)第二時鐘，從所述發(fā)射暫存電路接收所述測試數(shù)據(jù)；
[0016]控制電路調(diào)整第一鏈的延遲組件的第一數(shù)量以及第二鏈的延遲組件的第二數(shù)量，使得所述擷取暫存電路正好能通過所述第二時鐘擷取所述測試數(shù)據(jù)，并根據(jù)所述第一鏈的延遲組件的所述第一數(shù)量以及所述第二鏈的延遲組件的所述第二數(shù)量判斷所述發(fā)射暫存電路和所述擷取暫存電路間的路徑延遲；
[0017]其中，所述第一鏈的延遲組件用以接收來源時鐘以產(chǎn)生所述第一時鐘，以及所述第二鏈的延遲組件用以接收所述來源時鐘以產(chǎn)生所述第二時鐘。
[0018]本發(fā)明實施例所提供的集成電路及芯片上變異偵測方法，通過發(fā)射暫存電路根據(jù)第一時鐘輸出測試數(shù)據(jù)至擷取暫存電路；并通過所述擷取暫存電路，根據(jù)第二時鐘，從所述發(fā)射暫存電路接收所述測試數(shù)據(jù)；以及，通過控制電路調(diào)整第一鏈的延遲組件的第一數(shù)量以及第二鏈的延遲組件的第二數(shù)量，使得所述擷取暫存電路正好能通過所述第二時鐘擷取所述測試數(shù)據(jù)，并根據(jù)所述第一鏈的延遲組件的所述第一數(shù)量以及所述第二鏈的延遲組件的所述第二數(shù)量判斷所述發(fā)射暫存電路和所述擷取暫存電路間的路徑延遲；其中，所述第一鏈的延遲組件用以接收來源時鐘以產(chǎn)生所述第一時鐘，以及所述第二鏈的延遲組件用以接收所述來源時鐘以產(chǎn)生所述第二時鐘。由此，本發(fā)明實施例提供了一種暫存電路和所述擷取暫存電路間的實際路徑延遲的測量方式，進而可了解芯片上變異的真實情況，可為靜態(tài)時序分析模型的校準提供參考。
[0019]關于本發(fā)明其他附加的特征與優(yōu)點，本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可根據(jù)本案實施方法中所揭露的執(zhí)行聯(lián)系程序的用戶裝置、系統(tǒng)、以及方法，做少許的改動與潤飾而得到。
【【附圖說明】】
[0020]圖1顯示根據(jù)本發(fā)明的實施例所述的變異偵測器1的方塊圖。
[0021]圖2顯示根據(jù)本發(fā)明的實施例所述的變異偵測電路2的方塊圖。
[0022]圖3顯示根據(jù)本發(fā)明的一個實施例所述的變異偵測電路2的操作的示意圖。
[0023]圖4顯示根據(jù)本發(fā)明的實施例的所述的變異偵測單元4的方塊圖。
[0024]圖5顯示根據(jù)本發(fā)明的一個實施例所述的變異校正電路5的方塊圖。
[0025]圖6為根據(jù)本發(fā)明的一個實施例所述的芯片上變異偵測方法6的流程圖。
[0026]圖7為根據(jù)本發(fā)明的另一個實施例所述的芯片上變異偵測方法7的流程圖。
【【具體實施方式】】
[0027]本章節(jié)所敘述的是實施本發(fā)明的最佳方式，目的在于說明本發(fā)明的精神而非用以限定本發(fā)明的保護范圍，本發(fā)明的保護范圍當依據(jù)本發(fā)明的權利要求書的所界定者為準。
[0028]圖1顯示根據(jù)本發(fā)明的實施例所述的變異偵測器(variat1n detector) 1的方塊圖。如圖1所示，變異偵測器1中包括了延遲判斷電路10以及控制電路12。變異偵測器1應用在集成電路中以指示一路徑延遲的時序變異(timing variat1n)，其中所指示的路徑延遲的時序變異會和靜態(tài)時序分析(Static Timing Analysis，STA)所使用的延遲模型一致或不同。延遲判斷電路10還包括發(fā)射緩存器100(發(fā)射暫存電路)、擷取緩存器102 (擷取暫存電路)、發(fā)射延遲鏈104(第一鏈的延遲組件(delay elements))以及擷取延遲鏈106 (第二鏈的延遲組件)，以及，配置在發(fā)射緩存器100和擷取緩存器102之間的結合(combinat1n)邏輯電路。根據(jù)本發(fā)明一個實施例，結合邏輯電路包括數(shù)個串聯(lián)的多工器。
[0029]每一個發(fā)射延遲鏈104以及擷取延遲鏈106包括四個串聯(lián)的延遲組件，且為了提供所需的時鐘延遲，啟動的延遲組件的數(shù)量是可調(diào)整的。換句話說，通過啟動和/或停止延遲鏈中被選取的一定數(shù)量的延遲組件來控制所述時鐘延遲。舉例來說，發(fā)射延遲鏈104可配置為運行所述四個延遲組件里面的三個。當發(fā)射延遲鏈104從時鐘產(chǎn)生器(未顯示于圖中)接收到時鐘CLK (來源時鐘)之后，時鐘CLK將經(jīng)由所述三個被選取的延遲組件來進行傳送，以提供發(fā)射時鐘(launch clock)(第一時鐘)給發(fā)射緩存器100。同樣地，擷取延遲鏈106可配置為運行全部四個延遲組件。當擷取延遲鏈106從相同的時鐘產(chǎn)生器接收到所述時鐘CLK(來源時鐘)之后，時鐘CLK將經(jīng)由所述四個被選取的延遲組件來進行傳送，以提供擷取時鐘(capture clock)(第二時鐘)給擷取緩存器102。上述的時鐘產(chǎn)生器可指一石英震蕩器、一環(huán)形振蕩器或一共振電路。發(fā)射延遲鏈104和擷取延遲鏈106中的延遲組件可指一反向器、一緩沖器或一延遲邏輯閘/門。
[0030]當發(fā)射時鐘抵達時，發(fā)射緩存器100會輸出一測試數(shù)據(jù)Dt。測試數(shù)據(jù)Dt可預先存儲在一本地內(nèi)存(未顯示于圖中)中，且當初使設定時，被加載至發(fā)射緩存器100中。發(fā)射的測試數(shù)據(jù)Dt會花費一有限傳送時間來經(jīng)過所有的多工器而被傳送至擷取緩存器102。上述的有限傳送時間可視為發(fā)射緩存器100和擷取緩存器102間的路徑延遲。當接收到擷取時鐘時，測試數(shù)據(jù)