專利名稱：具有內(nèi)嵌式芯片及硅導(dǎo)通孔晶粒之堆棧封裝結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種半導(dǎo)體組件封裝結(jié)構(gòu)，特別是關(guān)于一種堆棧式封裝結(jié)構(gòu)。
背景技術(shù)：
芯片封裝包含電力分配、訊號分配、熱量分散、保護(hù)作用及支撐作用等功能。當(dāng)一 半導(dǎo)體組件變成更加復(fù)雜時(shí)，傳統(tǒng)的封裝技術(shù)如導(dǎo)線架封裝技術(shù)、柔性封裝技術(shù)、剛性封裝 技術(shù)已不適用于制作較小芯片并具有高密度組件的需求。一般而言，數(shù)組封裝如球格數(shù)組 (Ball Grid Array,BGA)封裝相對于其表面區(qū)域提供高密度內(nèi)連結(jié)。典型的BGA封裝包含 錯(cuò)綜復(fù)雜的訊號路徑，如此會(huì)導(dǎo)致高阻抗及低效率的熱路徑，因而導(dǎo)致散熱效果極差。隨著 增加封裝密度，有效地分散組件所產(chǎn)生的熱變得更具重要性。為了符合較新一代電子產(chǎn)品 的封裝需求，致力以創(chuàng)造出具可靠性、低成本、體積小及高效率的封裝結(jié)構(gòu)。舉例來說，這 些封裝需求為電子訊號傳輸延遲的降低、重迭配置區(qū)域的減少、以及擴(kuò)大于輸入/輸出(1/ 0)連結(jié)墊配置的范圍。為了符合上述這些需求，已發(fā)展出一種晶圓級封裝(Wafer Level Package, WLP)，其中I/O端的數(shù)組分布于其主動(dòng)面上而非外圍接腳封裝。如此端點(diǎn)的分布 可增加I/O端的數(shù)量并改善此組件的電性效能。再者，透過內(nèi)連結(jié)方式設(shè)置于一印刷電路 板時(shí)，IC所占據(jù)的區(qū)域僅為芯片的尺寸，而非一封裝導(dǎo)線架的尺寸。因此，WLP的尺寸可被 制作的非常小。其一種類型為芯片尺寸封裝(Chip-Scale Package, CSP)0IC封裝的改良藉由如增加散熱及電性效能、以及減少制造的尺寸及成本等工業(yè)需 求所驅(qū)動(dòng)。于半導(dǎo)體組件的領(lǐng)域中，組件密度持續(xù)地增加及組件維度持續(xù)地減少。封裝或 內(nèi)連接技術(shù)于此高密度組件中的需求亦增高以配合上述所提及的狀況。焊錫凸塊的組成物 可利用一焊錫合成材質(zhì)來達(dá)成。覆晶技術(shù)為本領(lǐng)域中眾所皆知的技術(shù)，用以電性連接一晶 粒及一安裝基板，例如一印刷線路板。所述晶粒的主動(dòng)面受限制于數(shù)個(gè)電性連接，通常被用 于芯片的邊緣。電性連接如端點(diǎn)般被設(shè)置于一覆晶芯片的主動(dòng)面上。這些凸塊包含焊錫及 (或)塑料以達(dá)到機(jī)械連結(jié)及電性耦接至一基板。重布線路層(RDL)后的焊錫凸塊具有凸 塊高約50 lOOum。此芯片反置于一安裝基板，并將這些凸塊對準(zhǔn)于安裝基板上的接合墊， 如圖1所示。如果所述凸塊為焊錫凸塊，于覆晶芯片上的焊錫凸塊被焊接至基板上的接合 墊。成本上，焊接接合相對上不昂貴，但是其會(huì)增加電阻，并由于熱機(jī)械應(yīng)力的疲乏而漸漸 出現(xiàn)裂紋和空隙等問題。典型上，所述焊錫為錫鉛合金及鉛基材質(zhì)，但由于有毒材質(zhì)的處置 及過濾有毒材質(zhì)進(jìn)入地下水供應(yīng)等環(huán)境問題，這些材質(zhì)已經(jīng)變得較少被使用。再者，由于傳統(tǒng)封裝技術(shù)必須分割晶圓上的晶粒(dice)成為個(gè)別的晶粒(die)， 再接著分別封裝這些晶粒，因此，這些技術(shù)于制造過程中相當(dāng)耗時(shí)。芯片封裝技術(shù)高度被 集成電路的發(fā)展所影響，因此，當(dāng)電子產(chǎn)品對尺寸變得更加要求時(shí)，封裝技術(shù)也將有如此要 求。如上述提及的理由，今日封裝技術(shù)的趨勢朝著球格數(shù)組(BGA)、覆晶芯片(FC-BGA)、芯 片尺寸封裝(CSP)、晶圓級封裝(WLP)發(fā)展?！妇A級封裝」被解釋為整體封裝，且晶圓上全 部的內(nèi)連結(jié)就如同于分割(切割)為芯片(晶粒)的前即完成其它制程步驟。大體上，于
3全部組裝過程或封裝過程完成的后，各別的半導(dǎo)體封裝再從具有復(fù)數(shù)個(gè)半導(dǎo)體芯片的一晶 圓上分離出來。此晶圓級封裝具有極小維度結(jié)合極佳電性。于圖9中，此先前技術(shù)為三星 電子(Samsung Electronics)于公元2006年四月所發(fā)表的技術(shù)，其顯示3D堆棧結(jié)構(gòu)具有 最小形式因子，利用晶圓級制程以硅導(dǎo)通孔(TSV)內(nèi)連結(jié)902來堆棧硅芯片901。但是，這 僅可以處理具相同晶粒尺寸及相同墊片(TSV)位置結(jié)構(gòu)的半導(dǎo)體組件，必須被設(shè)計(jì)的更加 先進(jìn)。這不可被用于具有不同晶粒尺寸的不同芯片上，只能于正常情況下用于較高密度內(nèi) 存應(yīng)用。傳統(tǒng)晶粒僅藉由玻璃所覆蓋，而此晶粒的其它表面則暴露在外。這可能會(huì)因外力 導(dǎo)致晶粒碎裂。這個(gè)過程同樣很復(fù)雜，因此，本發(fā)明提供一種較安全結(jié)構(gòu)以克服上述所提的 問題并同樣提供較佳組件的實(shí)施。

發(fā)明內(nèi)容
本發(fā)明的一目的為提供一半導(dǎo)體組件封裝(芯片組裝)，其提供低成本、高效率且 高可靠度的封裝結(jié)構(gòu)。本發(fā)明的半導(dǎo)體組件封裝結(jié)構(gòu)包含一第一晶粒具有一硅導(dǎo)通孔(TSV)，其開口于 此第一晶粒的背側(cè)以暴露出接合墊；一增層耦接于所述接合墊及末端金屬墊間，并利用硅 導(dǎo)通孔耦合所述接合墊及末端金屬墊；一基板具有內(nèi)嵌一第二晶粒，且上電路配線及下電 路配線分別設(shè)于所述基板的上側(cè)及下側(cè)；以及一導(dǎo)電通孔結(jié)構(gòu)用以耦合末端金屬墊與上電 路配線及下電路配線。上述半導(dǎo)體組件封裝結(jié)構(gòu)更包含焊錫凸塊融接于末端墊上，其中末端墊位于此基 板和(或)第一晶粒上。所述增層包含一第一介電層，及一第二介電層位于上述第一介電 層上。基板的材質(zhì)包含為FR4、FR5、BT、PI和環(huán)氧樹脂。所述半導(dǎo)體組件封裝結(jié)構(gòu)更包含黏 著材質(zhì)包覆住第二晶粒，黏著材質(zhì)包含為彈性材質(zhì)。第一晶粒包含為一影像傳感器、一光學(xué) 組件、一內(nèi)存組件、一邏輯組件、一模擬組件、或一中央處理器(CPU)組件。導(dǎo)電通孔結(jié)構(gòu)的 材質(zhì)包含Cu、Cu/Ni或Sn/Ag/Cu?；宓哪_印尺寸(Foot Print Size)可大于第二晶粒的 尺寸。所述結(jié)構(gòu)更包含一上增層形成于第二晶粒及基板的上方，及一下增層形成形成于第 二晶粒及基板的下方。此上增層包含一第三介電層、一 RDL、一孔洞耦接至第二晶粒及RDL 的金屬墊，以及一第四介電層于第三介電層的上方以覆蓋此RDL。所述下增層包含一第五介 電層、一第二 RDL、一第二末端金屬墊耦接至第二 RDL，以及一第六介電層于第五介電層的 上方以覆蓋此第二 RDL。所述結(jié)構(gòu)包含一第二基板于上述基板下方，及第二基板具有第二上 電路配線及第二下電路配線分別置于所述第二基板的上側(cè)及下側(cè)。一種形成半導(dǎo)體晶粒組裝的方法，包含接合一平面基板面向一硅晶圓的背側(cè)； 固化一黏著介電層，所述黏著介電層形成于平面基板上；濺鍍一晶種金屬層于平面基板的 背側(cè)；涂布一光阻層于平面基板的背側(cè)并顯露一通孔區(qū)域；填入金屬材質(zhì)至通孔區(qū)域以內(nèi) 連結(jié)一晶粒的接合墊與平面基板的末端墊；以及除去所述光阻層并蝕刻此晶種金屬層。上述方法更包含一步驟是為于接合平面基板與硅晶圓的前，對齊平面基板的電路 側(cè)面向此硅晶圓的背側(cè)。所述方法更包含一步驟為移除光阻層的后形成焊球于平面基板的 凸塊下金屬層(Under Bump Metallurgy, UBM)上。


圖1顯示對應(yīng)于本發(fā)明的實(shí)施例的具有硅導(dǎo)通孔(TSV)及增層于第一晶粒背側(cè)上 的一晶圓級封裝的剖面圖。圖2顯示對應(yīng)于本發(fā)明的實(shí)施例的內(nèi)嵌所述第二晶粒、雙增層及通孔的一平面基 板的剖面圖。圖3顯示對應(yīng)于本發(fā)明的實(shí)施例的一堆棧半導(dǎo)體芯片組裝的剖面圖。圖4顯示對應(yīng)于本發(fā)明的實(shí)施例的一堆棧半導(dǎo)體芯片組裝的剖面圖。圖5顯示對應(yīng)于本發(fā)明的更多實(shí)施例的內(nèi)嵌所述第二晶粒、增層及通孔的一平面 基板的剖面圖。圖6顯示對應(yīng)于本發(fā)明的實(shí)施例的一堆棧半導(dǎo)體芯片組裝的剖面圖。圖7顯示對應(yīng)于本發(fā)明的實(shí)施例的晶圓背側(cè)及基板背側(cè)的示意圖。圖8顯示對應(yīng)于本發(fā)明的實(shí)施例的堆棧半導(dǎo)體芯片組裝的示意圖。圖9顯示對應(yīng)于先前技術(shù)的堆棧半導(dǎo)體芯片組裝的示意圖。主要組件符號說明100 晶粒101 電路側(cè)102 接合墊103 硅導(dǎo)通孔104 金屬墊105 第二黏著介電層106 第一介電層107 增層200 晶粒201 接合墊202 孔洞203 介電層204 黏著介電層205 導(dǎo)電通孔205a 導(dǎo)電通孔結(jié)構(gòu)206 基板207 上電路配線208 下電路配線209 晶粒金屬墊210 基板211 電路配線圖案212 電路配線圖案213 導(dǎo)電通孔214 介電層215 介電層
216重布線路層
217凸塊下金屬層
218黏著材質(zhì)
219焊球
220基板
228下金屬墊
230BT-CCL基板
232內(nèi)連接結(jié)構(gòu)
240下增層
242孔洞
246重布線路層
248電路配線圖案
250上增層
262金屬墊
700平面基板
701娃晶圓
800堆棧半導(dǎo)體芯片結(jié)構(gòu)
901娃芯片
902TSV內(nèi)連結(jié)
具體實(shí)施例方式本發(fā)明現(xiàn)將以本發(fā)明的最佳實(shí)施例及附圖作細(xì)部描述。然而，值得注意的是本發(fā) 明的最佳實(shí)施例僅用以說明，除了在此所提及的最佳實(shí)施例之外，本發(fā)明亦可藉由詳細(xì)描 述于此之外的其它實(shí)施例所涵蓋的一大范圍所實(shí)施，且本發(fā)明的范疇不應(yīng)被限定于此說明 而須視所隨附的申請專利范圍而定。本發(fā)明揭露一種堆棧半導(dǎo)體組件封裝結(jié)構(gòu)。本發(fā)明提供一半導(dǎo)體芯片組裝是包含 一內(nèi)嵌第二晶粒的平面基板，以及一具有硅導(dǎo)通孔(TSV)的晶圓級封裝，如圖3、圖4及圖6 所示。圖1顯示一硅晶圓的剖面圖，所述硅晶圓具有一半導(dǎo)體晶粒100，且接合墊102形 成于晶粒100的電路側(cè)101上。于一范例中，晶粒100包含為一影像傳感器、一光學(xué)組件、 一內(nèi)存組件、一邏輯組件、一模擬組件或一中央處理器(CPU)組件。請參閱圖7，硅晶圓701 具有一硅導(dǎo)通孔(TSV) 103形成于硅晶圓的背側(cè)上(顯露接合墊的孔洞)以連接所述接合 墊102。于一實(shí)施例中所述晶粒為CMOS傳感器。增層107形成于所述硅晶圓的背側(cè)下方 以透過TSV 103連接金屬墊104及接合墊102。如果所述接合墊102的間距對制造金屬墊 及后續(xù)制程而言太小，則可僅制作金屬墊104于接合墊102上而不需要重布線路層(RDL)。 增層107包含第一介電層106形成于硅晶圓的背側(cè)上，及第二黏著介電層105形成于第一 介電層106上。舉例而言，第一介電層106及第二介電層105涂布于硅晶圓的背側(cè)上通過 一微影制程以顯露TSV 103 (未固化)，藉此耦接所述金屬墊104及TSV 103。圖2顯示一內(nèi)嵌第二晶粒的平面基板的剖面圖(注第二晶粒包含具有肩并肩結(jié)構(gòu)的多芯片)，二增層及通孔貫穿所述平面基板。于所述范例中，顯示于圖7中的平面基板 700為一多層平面基板。平面基板尺寸與晶圓尺寸相同?；宓哪_印尺寸可大于晶粒(芯 片)200的尺寸。舉例而言，所述基板由FR4、FR5、BT、PI及環(huán)氧樹脂所構(gòu)成，其中所述基板 以具有纖維玻璃的BT基板為較佳。所述芯片200藉由一黏著材質(zhì)218以附著于一第二基 板210的表面上。其可具有彈性特性以吸收由熱所產(chǎn)生的應(yīng)力。黏著材質(zhì)218將芯片200 包覆起來。所述芯片200具有接合墊201通過孔洞202耦接丨重布線路層(RDL)246。所 述接合墊201可為A1墊、Cu墊或其它金屬墊。上增層250形成于芯片200的表面及一基 板206上。上增層250包含一介電層203、孔洞202、RDL 246及一黏著介電層204，其中介 電層203形成于芯片200及基板206上，及黏著介電層204形成于介電層203上以覆蓋RDL 246。所述RDL 246藉由一電鍍、噴鍍或蝕刻方法來形成。持續(xù)操作銅電鍍直至此銅層達(dá)到 所需厚度為止。導(dǎo)電層擴(kuò)展用以接收芯片的區(qū)域，是參考扇出(Fan-Out)機(jī)制。此扇出機(jī) 制具有更佳的散熱功能且焊球間具有更大的間隔以減少訊號干涉。所述上增層250是形成 于芯片電路側(cè)上以透過孔洞202及RDL 246來連接芯片200的接合墊201與電路配線207。 舉例而言，涂布于晶粒200表面上的介電層203及介電層204是藉由一微影制程對孔洞202 形成開口，且接合墊201通過孔洞202以耦接RDL 246。為了考慮較佳的可靠性，其對于介 電層203而言最好盡可能的細(xì)。基板206具有上電路配線207形成于基板206上方及下電 路配線208形成于基板206下方，例如以形成雙馬來亞酰胺三井-銅箔(BT-CCL)基板220。 于一實(shí)施例中，未經(jīng)處理的BT基板并不具有通孔，但具有電路配線于基板的兩側(cè)上。于一 范例中，基板的材質(zhì)將為PI、BT、FR4、FR5、印刷電路板(PCB)、硅、陶瓷、玻璃、金屬、合金或 類似的材質(zhì)。或者，如果基板是由硅氧橡膠、硅氧樹脂、改良的環(huán)氧樹脂、EMC或類似的材質(zhì) 所選出，則適合用于(真空)印刷技術(shù)?；?10具有一晶粒金屬墊209 (用以散熱)及一預(yù)先形成的電路配線圖案211 形成于上表面，及一電路配線圖案212于基板210的下表面上，例如以形成一 BT-CCL基板 230。[連接導(dǎo)電通孔213可由貫穿此基板210所形成，用以連接電路配線圖案209，248來 接地(GND)及散熱器的應(yīng)用。晶粒(芯片)200具有背側(cè)并以黏著材質(zhì)218附著于基板210 的晶粒金屬墊209上。黏著材質(zhì)(其可作為應(yīng)力緩沖層以吸收由CTE失配關(guān)系所導(dǎo)致的熱 應(yīng)力)218用以填滿于晶粒200背側(cè)及基板210上表面間的間隙及于晶粒200側(cè)壁及晶粒 開口窗的側(cè)壁間的間隙。所述黏著材質(zhì)218藉由印刷、涂布或分配于晶粒200的下表面上， 藉此密封所述晶粒200。黏著材質(zhì)218鄰近形成于晶粒200以達(dá)到保護(hù)效果。于一實(shí)施例 中，黏著材質(zhì)218覆蓋于基板206的上表面及晶粒200的表面上，僅顯露出接合墊201，并于 增層250上方。晶粒200的表面高度與基板206的表面高度可藉由此黏著材質(zhì)218達(dá)到相 同的高度。連接導(dǎo)電通孔205可貫穿基板206及210來形成?；宓膶?dǎo)電通孔205可藉由 計(jì)算機(jī)數(shù)值控制(ComputerNumerical Control, CNC)或雷射穿孔所達(dá)成。下增層240為可選擇的結(jié)構(gòu)及制程，且其形成于芯片200及基板210的表面下方。 下增層240包含一介電層214、孔洞242、UBM 217、RDL 248，216及一介電層215，其中介電 層214形成于基板210表面下方，并具有開口以形成孔洞242于其中，且介電層215形成于 介電層214上方以覆蓋此RDL 246。舉例而言，介電層214及介電層215涂布于基板210表 面上，并利用微影制程以對應(yīng)于孔洞242及UBM 217形成開口，且此孔洞242透過RDL 216 耦接所述UBM217。UBM 217的作用如焊錫金屬墊。
7
圖3顯示一堆棧半導(dǎo)體芯片組裝的剖面圖，所述堆棧半導(dǎo)體芯片組裝是由連接前 述所提及的實(shí)施例中的兩個(gè)部件所構(gòu)成，例如結(jié)合圖1中的硅晶圓與圖2中的平面基板。顯 示面對面(face-to-face)架構(gòu)，并具有電鍍Cu于其中的CNC通孔。于此架構(gòu)中，上封裝藉 由基板206及210堆棧于下封裝上方。復(fù)數(shù)個(gè)CNC通孔205a鍍有Cu/Ni/Au并從上到下貫 穿此堆棧結(jié)構(gòu)。本實(shí)施例的一觀點(diǎn)為兩封裝的主動(dòng)面(此表面包含金屬墊104，262)為面對 面結(jié)構(gòu)。如圖2所示，平面基板包含基板206及基板210并內(nèi)嵌第二芯片200、雙增層250， 240及貫穿所述平面基板的通孔205。請參閱圖8，顯示晶圓背側(cè)701及此晶圓背側(cè)701的 另一側(cè)于真空狀況下接合在一起，以形成一堆棧半導(dǎo)體芯片結(jié)構(gòu)800。值得注意的是，所述 黏著介電層接著被固化。導(dǎo)電通孔205也因此于接合的后填滿所述導(dǎo)電材質(zhì)以形成一導(dǎo)電 通孔結(jié)構(gòu)205a。于一實(shí)施例中，導(dǎo)電通孔結(jié)構(gòu)205a的材質(zhì)包含Cu、Cu/Ni或Sn/Ag/Cu。所 述導(dǎo)電通孔結(jié)構(gòu)205a具有上金屬墊262形成于其中，及下金屬墊228形成于導(dǎo)電通孔結(jié)構(gòu) 205a下方。值得注意的是，所述上金屬墊262耦接(內(nèi)連結(jié))至金屬墊104。第二黏著介 電層105連接至所述黏著介電層204。焊球或焊錫接合(導(dǎo)電凸塊)219形成于凸塊下金屬 層(UBM) 217，其作用如末端墊。于更多應(yīng)用中，多層晶圓具有相同結(jié)構(gòu)如第一晶粒(晶圓) 接合堆棧(內(nèi)連結(jié))于所述第一晶粒的上方(電路側(cè))。使用相同種類的應(yīng)用，多層平面 結(jié)構(gòu)內(nèi)嵌芯片于其中亦可被堆棧在一起。本發(fā)明的另一實(shí)施例利用SMT制程以安裝此CSP、 WL-CSP、迷你BGA即主動(dòng)組件于所述第一晶粒上方。當(dāng)然，利用所述應(yīng)用需要于第一晶粒的 上表面上方制作電路配線。圖4顯示本發(fā)明的另一實(shí)施例。所述結(jié)構(gòu)大部分與先前所提及的實(shí)施例相類似， 除了內(nèi)連接結(jié)構(gòu)232是用以耦接于TSV 103表面下方的金屬墊104與通孔結(jié)構(gòu)205a表面 上方的金屬墊262。此意指金屬墊262與104作用如同UBM。請參閱圖5及圖6，顯示本發(fā)明的其它實(shí)施例。然而，于此范例中，平面基板為一單 一平面基板。所述封裝結(jié)構(gòu)的厚度可薄于圖3及圖4中所顯示的封裝結(jié)構(gòu)。所述結(jié)構(gòu)大部 分與先前所提及的實(shí)施例相類似，因此就不再贅述。優(yōu)點(diǎn)封裝尺寸獨(dú)立于芯片尺寸并可維持于芯片的一具有相同球間距，可提供孔 洞內(nèi)連結(jié)更佳的可靠度。所述芯片的主動(dòng)于制程中被保護(hù)并于上表面中提供較佳電性絕緣 效果。較薄芯片對于可靠度有較好的效果，并提供簡單制程方法以形成較薄芯片。堆棧封 裝是較易于被提供，其亦易于扇出所述末端接腳。形成一半導(dǎo)體晶粒組裝的方法包含對齊一平面基板的電路側(cè)面對于一硅晶圓的 背側(cè)，且于真空狀態(tài)下接合在一起。接著，固化黏著介電層，所述黏著介電層形成于此平面 基板上，隨后再利用RIE清潔。下一步，晶種金屬(例如Ti/Cu)被濺鍍于基板的背側(cè)，及涂 布或壓合光阻于上方，并接著藉由一光微影制程顯露通孔區(qū)域。下一步驟為電鍍Cu或填滿 Cu漿糊填入通孔區(qū)域中以導(dǎo)通一晶粒的接合墊與基板的末端墊的內(nèi)連接，隨后藉由移除光 阻層并蝕刻晶種金屬Cu/Ti以形成內(nèi)連接結(jié)構(gòu)。最后，焊球被設(shè)置于凸塊下金屬層(UBM) 上方后再進(jìn)行回流過程(用于BGA類型)。理論上，凸塊下金屬層(UBM)于焊球形成前先形 成，以作為屏障或黏著層以預(yù)防介于焊球與球墊間的問題。雖然在此詳細(xì)說明本發(fā)明的較佳實(shí)施例，但對于本領(lǐng)域中具有通常知識者而言應(yīng) 可理解本發(fā)明不應(yīng)被限制所描述的較佳實(shí)施例。再者，多數(shù)改變或改良仍于被涵蓋于本發(fā) 明的精神及范疇之中，是應(yīng)以權(quán)利要求書的描述所定義。
權(quán)利要求
一種半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，包含一第一晶粒具有一硅導(dǎo)通孔，其開口于所述第一晶粒的背側(cè)以顯露出接合墊；一增層耦接于所述接合墊及末端金屬墊間，并藉由所述硅導(dǎo)通孔耦接所述接合墊及末端金屬墊；一基板是內(nèi)嵌一第二晶粒，上電路配線及下電路配線分別設(shè)于所述基板的上側(cè)與下側(cè)；及一導(dǎo)電通孔結(jié)構(gòu)用以耦接所述末端金屬墊與上電路配線及下電路配線。
2.如權(quán)利要求1所述半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，所述增層包含一第一介電層， 及一第二介電層于所述第一介電層上方。
3.如權(quán)利要求1所述半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，所述基板的材質(zhì)包含F(xiàn)R4、 FR5、BT、PI及環(huán)氧樹脂。
4.如權(quán)利要求1所述半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，更包含黏著材質(zhì)包覆所述第 二晶粒，其中所述黏著材質(zhì)更包含彈性材質(zhì)。
5.如權(quán)利要求1所述半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，所述導(dǎo)電通孔結(jié)構(gòu)的材質(zhì)包 含 Cu、Cu/Ni 或 Sn/Ag/Cu。
6.如權(quán)利要求1所述半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，更包含一上增層形成于所述 第二晶粒及基板上，其中所述上增層包含一第三介電層、一重布線路層(RDL)、一孔洞耦接 所述第二晶粒的金屬墊及重布線路層，以及一第四介電層于所述第三介電層以覆蓋所述重 布線路層。
7.如權(quán)利要求1所述半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，更包含一下增層形成于所述 第二晶粒及基板下方，其中所述下增層包含一第五介電層、一第二重布線路層、一第二末端 金屬墊耦接于所述第二重布電路層，以及一第六介電層于所述第五介電層以覆蓋所述第二 重布線路層。
8.如權(quán)利要求1所述半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，更包含一第二基板于所述第 一基板下方，其中所述第二基板具有第二上電路配線及第二下電路配線分別于所述第二基 板的上側(cè)及下側(cè)。
9.一種形成半導(dǎo)體晶粒組裝的方法，其特征在于，包含接合一平面基板面向一硅晶圓的背側(cè)；固化一黏著介電層，所述黏著介電層是形成于所述平面基板上；濺鍍一種晶金屬層于該所述面基板的背側(cè)；涂布一光阻層于所述平面基板的背側(cè)并顯露一通孔區(qū)域；填入金屬材質(zhì)至所述通孔區(qū)域以內(nèi)連接一晶粒的接合墊與所述平面基板的末端墊；以及除去所述光阻層并蝕刻所述種晶金屬層。
10.如權(quán)利要求9所述形成半導(dǎo)體晶粒組裝的方法，其特征在于，更包含于接合所述平面基板及所述晶圓的前，對齊所述平面基板的電路側(cè)以面向所述硅晶圓 的背側(cè)；及于除去所述光阻層的后，形成焊球于所述平面基板的凸塊下金屬層(UBM)上。
全文摘要
半導(dǎo)體組件封裝結(jié)構(gòu)包含一第一晶粒具有一硅導(dǎo)通孔(TSV)，其開口于第一晶粒的背側(cè)以暴露出接合墊；一增層耦接于所述接合墊及末端金屬墊間，并利用所述硅導(dǎo)通孔耦合所述接合墊及末端金屬墊；一基板具有內(nèi)嵌一第二晶粒，且上電路配線及下電路配線分別設(shè)于基板的上側(cè)及下側(cè)；以及一導(dǎo)電通孔結(jié)構(gòu)用以耦合所述末端金屬墊與上電路配線及下電路配線。
文檔編號H01L21/50GK101859752SQ20101013537
公開日2010年10月13日 申請日期2010年3月30日 優(yōu)先權(quán)日2009年4月6日
發(fā)明者楊文焜 申請人:楊文焜