專利名稱：用于已安裝處理器的輸入/輸出架構(gòu)及使用其的方法
技術(shù)領(lǐng)域：
公開的實(shí)施例涉及用于處理器的安裝基板及用于其的輸入/輸出配置。
背景技術(shù)：
隨著Si技術(shù)按照摩爾定律持續(xù)縮小尺寸，多核和群核處理器將在高性能服務(wù)器市場中變得很常見。這些處理器需要增大的處理器到處理器(或I/O集線器)和處理器到存儲器帶寬，以最好地利用多核或群核的巨大計(jì)算能力?？梢酝ㄟ^增加管腳數(shù)目或數(shù)據(jù)率中的任一個或兩者來增大輸入/輸出(I/O)帶寬(由I/O管腳數(shù)目乘以數(shù)據(jù)流速率給出)。 用于增大帶寬的這兩種選擇通常都會提高成本。增加I/O管腳的數(shù)目導(dǎo)致Si、封裝和插座尺寸增大。更大的插座會占據(jù)更多板空間，在某些情況下還增加了板層數(shù)。另一方面，提高數(shù)據(jù)率以改善帶寬面臨技術(shù)挑戰(zhàn)和對應(yīng)的成本影響。由于與封裝、插座和板垂直過渡相關(guān)聯(lián)的信號反射和串?dāng)_導(dǎo)致的信號完整性(Si)問題對互連系統(tǒng)中的最大可實(shí)現(xiàn)信號發(fā)送速度造成嚴(yán)重約束。盡管存在很多已知技術(shù)用來減輕這些SI問題中的一些，例如，在電鍍通孔(PTH)周圍的封裝平面中形成空隙(voiding)，減小PTH的尺寸(在一些情況下，在封裝基板中消除PTH)，在背部鉆出板的過孔，通過在插座/連接器中放置足夠多接地管腳來減小串?dāng)_，但成本和大批量制造(HVM)的可靠性限制著這些方法對產(chǎn)品的適用范圍。


為了理解獲得實(shí)施例的方式，將參考附圖給出上文簡述的各實(shí)施例的更具體描述。這些附圖描繪了多個實(shí)施例，這些實(shí)施例未必是按比例繪制的，不應(yīng)被認(rèn)為是限制范圍。將利用附圖以更多特異性和細(xì)節(jié)描述和解釋一些實(shí)施例，附圖中圖Ia是根據(jù)范例實(shí)施例的集成電路器件封裝的截面圖；圖Ib是圖Ia所示的集成電路器件封裝在根據(jù)實(shí)施例進(jìn)一步配置之后的截面圖；圖2是根據(jù)帶狀線跡線實(shí)施例從圖Ia中所示圓部分2截取的細(xì)節(jié)截面；圖3是根據(jù)微帶實(shí)施例從圖Ia中所示圓部分2截取的細(xì)節(jié)截面；圖4是從圖Ia中所示的截面線4截取的細(xì)節(jié)截面圖，示出了根據(jù)經(jīng)填充過孔內(nèi)核實(shí)施例的集成電路封裝基板的一部分；圖5是從圖Ia中所示的截面線4截取的細(xì)節(jié)截面圖，示出了根據(jù)無內(nèi)核基板實(shí)施例的集成電路封裝基板的一部分；圖6a是根據(jù)范例實(shí)施例的集成電路封裝基板的頂部平面圖；圖6b是根據(jù)方法實(shí)施例設(shè)置于板上的集成電路封裝基板的頂部平面圖；圖7是根據(jù)范例實(shí)施例，取自圖6a中所示截面線7的頂部平面圖細(xì)節(jié)；圖8是根據(jù)范例實(shí)施例，取自圖6a中所示截面線7的頂部平面圖細(xì)節(jié)；圖9是根據(jù)范例實(shí)施例，取自圖6a中所示截面線7的頂部平面圖細(xì)節(jié)；圖10是根據(jù)范例實(shí)施例，取自圖6a中所示截面線7的頂部平面圖細(xì)節(jié)；圖11是根據(jù)范例實(shí)施例，取自圖Ib中圓部分11的細(xì)節(jié)截面；
圖12是根據(jù)實(shí)施例的過程流程圖；圖13是根據(jù)實(shí)施例的電子系統(tǒng)的示意圖；圖14是根據(jù)焊料掩模開口實(shí)施例從圖Ia中所示圓部分2截取的細(xì)節(jié)截面；圖15是根據(jù)大焊料掩模開口實(shí)施例從圖Ia中所示圓部分2截取的細(xì)節(jié)截面；以及圖16是根據(jù)區(qū)域焊料掩模開口實(shí)施例從圖Ia中所示圓部分2截取的細(xì)節(jié)截面。
具體實(shí)施例方式現(xiàn)在將參考附圖，其中，可以采用類似的附圖標(biāo)記表示類似的結(jié)構(gòu)。為了更為清晰地示出各種實(shí)施例的結(jié)構(gòu)，這里包括的附圖都是集成電路結(jié)構(gòu)的示意性表示。因而，所制造的結(jié)構(gòu)的實(shí)際外觀，例如，顯微照片中的外觀可能看起來不同，但是其仍然包括了所示的實(shí)施例的所要求保護(hù)的結(jié)構(gòu)。此外，附圖可以僅示出了理解圖示實(shí)施例所需的結(jié)構(gòu)?？赡芪窗ū绢I(lǐng)域公知的額外結(jié)構(gòu)以保持附圖清楚。盡管可能在同一句子中提到處理器芯片和存儲器芯片，但不應(yīng)理解為它們是等效結(jié)構(gòu)。在整個本公開中提到的“一個實(shí)施例”或“實(shí)施例”表示結(jié)合該實(shí)施例描述的特定特征、結(jié)構(gòu)或特性包括在本發(fā)明的至少一個實(shí)施例中。在整個本公開中的不同地方出現(xiàn)的短語“在一個實(shí)施例中”或“在一實(shí)施例中”未必全都指同一實(shí)施例。此外，可以在一個或多個實(shí)施例中通過任何適當(dāng)?shù)姆绞浇Y(jié)合所述特定特征、結(jié)構(gòu)或特性。圖Ia是根據(jù)范例實(shí)施例的集成電路器件封裝100的截面圖。封裝100包括至少一個諸如處理器或處理器和存儲器件的集成電路(IC)器件110。IC器件110設(shè)置于IC封裝基板112上，IC封裝基板112設(shè)置于諸如母板的板114上。IC器件封裝100也可以稱為高密度封裝，允許進(jìn)行能夠超過10吉每秒((ib/s)的信號發(fā)送速度的高速輸入/輸出(I/O) 通信。高速I/O信號發(fā)送速度可以允許更少的I/O管腳外接觸(pin-out contact)，使得封裝能夠比受限制時更小。在實(shí)施例中，IC封裝基板112是處理器封裝基板112。在另一實(shí)施例中，IC封裝基板112是處理器加存儲器件封裝基板112。存儲器件可以是三維(3D) 存儲器芯片堆棧。處理器加存儲器件封裝基板112能夠在處理器和存儲器件之間提供快速 (例如，3到8吉次傳輸每秒(GT/s))互連。對于這樣的存儲器件，可以將存儲容量配置在 1和8吉字節(jié)(GB)之間，盡管也可以采用當(dāng)前實(shí)踐的更大或更小的配置。IC器件110熱耦合到散熱器116，可以將其稱為集成散熱器(ΠΒ) 116，在沿著圖 Ia的X維度看時，集成散熱器表現(xiàn)出IHS覆蓋區(qū)118。IC器件110通過熱界面材料(TIM) 120 接合到IHS 116，其中IC器件110的后側(cè)接觸TIM 120。在實(shí)施例中，IC器件110在其有源表面通過一系列電凸塊122電耦合到IC封裝基板112，電凸塊122可以是微球122或焊料凸塊122。根據(jù)實(shí)施例，IC封裝基板112通過插座124電耦合到板114?？梢詾镮C器件110配置幾個電容器以輔助例行使用期間施加在IC器件110上的瞬態(tài)負(fù)載干擾。在實(shí)施例中，在IC封裝基板112上、IC封裝基板112和板114之間、IC器件正下方設(shè)置至少一個焊盤側(cè)電容器(LSC) 1沈。利用電容器互連執(zhí)行LSC 1 和IC器件 110之間的電子通信，用附圖標(biāo)記128表示電容器互連之一。IC封裝基板112包括頂側(cè)130(也稱為管芯側(cè)130)和底側(cè)132(也稱為焊盤側(cè) 132)。通過高速I/O跡線執(zhí)行高速I/O通信，用附圖標(biāo)記134表示其中的兩個。高速I/O跡線134在位于IHS覆蓋區(qū)118之外的端子136處引出(pin out)，在IC封裝基板112的管芯側(cè)130上引出。在實(shí)施例中，高速I/O跡線134由諸如整體金屬線的單一金屬體形成， 可以在形成封裝基板制造的頂部構(gòu)建層期間形成該單一金屬體。這使得跡線免于耦合到封裝基板112中的電鍍通孔結(jié)構(gòu)。在實(shí)施例中，高速I/O跡線134設(shè)置在IC封裝基板112的表面或管芯側(cè)130附近。 “在表面附近引出”可以表示在表面130上僅有焊料掩模覆蓋高速I/O跡線134。還可能表示高速I/O跡線134僅通過頂層，例如通過焊料掩模暴露，作為接合指。重要的是，高速I/ 0跡線134也不電耦合至封裝基板112中的任何電鍍通孔(PTH)，從而使得IC器件110和端子136之間的高速I/O路徑不被任何PTH妨礙。結(jié)果，可以在5(ib/S到40(ib/S的范圍內(nèi)實(shí)現(xiàn)高速I/O通信。電氣端子136的形狀和配置取決于高速連接器160的應(yīng)用。例如，需要永久附著于封裝基板112的連接器將會用焊料沉積端子136。如果高速連接器160能夠與基板112分開，端子136將具有貴金屬表面終飾，并可以包含在頂表面130下方或從頂表面130突出出來。所有這些實(shí)施例都將在基板112的制造期間實(shí)現(xiàn)。例如，為了生成突出的端子136，在基板112的制造期間將不會沉積端子136區(qū)域(柔性連接器區(qū)域)中的焊料掩模。圖2是根據(jù)帶狀線跡線實(shí)施例從圖Ia中所示圓部分2截取的細(xì)節(jié)截面。圖2中示出了帶狀線跡線的細(xì)節(jié)200，其包括圖Ia中看到的高速I/O跡線134，但更加詳細(xì)。高速 I/O跡線134通過諸如經(jīng)填充過孔的互連235引出到端子136，所述經(jīng)填充過孔不是電鍍通孔。在實(shí)施例中，接地層238位于IC封裝基板112的管芯側(cè)130的緊下方，電源平面或第二接地層240設(shè)置得與接地平面238相對，并在高速I/O跡線134的另一側(cè)。在作為 IC封裝基板112的一部分的電介質(zhì)材料242之內(nèi)以簡化形式示出了高速I/O跡線134、接地平面238和電源平面或第二接地平面M0。接地平面238和電源/接地平面240充當(dāng)屏蔽件和返回通路構(gòu)造，以允許在跡線134之內(nèi)維持高速I/O通信。帶狀線跡線的細(xì)節(jié)200可以工作在這種經(jīng)屏蔽的配置下，以允許來自處理器的數(shù)據(jù)流的速率處于5吉比特每秒(Gb/ s)到40(ib/S的范圍中。在實(shí)施例中，帶狀線跡線的細(xì)節(jié)200工作在這種經(jīng)屏蔽的配置下， 以允許來自處理器的數(shù)據(jù)流的速率處于10(ib/S到12. 8Gb/s的范圍中。圖3是根據(jù)微帶實(shí)施例從圖Ia中所示圓部分2截取的細(xì)節(jié)截面。圖3中示出了微帶跡線的細(xì)節(jié)300，其包括圖Ia中看到的高速I/O跡線134，但更加詳細(xì)。高速I/O跡線 134引出到通過焊料掩模344暴露的端子136。在這一實(shí)施例中，端子136可以是在通過焊料掩模344暴露的接合指處接觸高速I/O跡線134的焊料凸塊或其他簡單的電導(dǎo)體。在實(shí)施例中，高速I/O跡線134位于IC封裝基板112的管芯側(cè)130處的焊料掩模 344緊下方。在作為IC封裝基板112的一部分的電介質(zhì)材料342之內(nèi)以簡化形式示出了高速I/O跡線和焊料掩模344。微帶跡線的細(xì)節(jié)300可以工作在該配置下，以允許來自處理器的數(shù)據(jù)流的速率處于5(ib/S到40(ib/S的范圍中。在實(shí)施例中，微帶跡線300工作在這種經(jīng)屏蔽的配置下，以允許來自處理器的數(shù)據(jù)流的速率處于10(ib/S到12. 8Gb/s的范圍中。圖4是從圖Ia中所示的截面線4截取的截面圖的細(xì)節(jié)400，示出了根據(jù)經(jīng)填充過孔內(nèi)核實(shí)施例的IC封裝基板112的一部分。截面圖示出了 IC封裝基板112的經(jīng)填充過孔內(nèi)核細(xì)節(jié)400。示出了一系列電凸塊122中的多個。在實(shí)施例中，一系列電凸塊122位于IC封裝基板112上，僅有諸如IC器件110的處理器。在實(shí)施例中，一系列電凸塊122位于 IC封裝基板112上，僅有諸如IC器件110的存儲器芯片。在實(shí)施例中，一系列電凸塊122 位于IC封裝基板112上，從而在與諸如處理器或存儲器芯片的IC器件110匹配之前設(shè)置凸塊122。IC封裝基板112具有內(nèi)核部分444，內(nèi)核部分444可以是60微米(μ m)厚的玻璃預(yù)浸漬結(jié)構(gòu)。根據(jù)實(shí)施例，圖示的IC封裝基板112還具有幾個經(jīng)填充的過孔，其中一個用頂側(cè)130的數(shù)字446表示，其中另一個用底側(cè)132上的數(shù)字448表示。經(jīng)填充過孔內(nèi)核的細(xì)節(jié)400還具有若干層間電介質(zhì)(ILD)層，其中一層用數(shù)字450表示。管芯側(cè)130具有焊料掩模452，以便于絕緣地接收電凸塊122。底側(cè)132還具有焊料掩模454，以便于絕緣連接部件，例如像圖Ia中所示的LSC 126那樣的無源部件和/或例如圖Ia中插座124的其他部件。圖5是從圖Ia中所示的截面線4截取的截面圖的細(xì)節(jié)500，示出了根據(jù)無內(nèi)核基板實(shí)施例的IC封裝基板112的一部分。截面圖示出了 IC封裝基板112的無內(nèi)核基板的細(xì)節(jié)500。示出了一系列電凸塊122中的多個。在實(shí)施例中，一系列電凸塊122位于IC封裝基板112上，僅有諸如IC器件110的處理器。在實(shí)施例中，一系列電凸塊122位于IC封裝基板112上，僅有諸如IC器件110的存儲器芯片。在實(shí)施例中，一系列電凸塊122位于IC 封裝基板112上，從而在與諸如處理器或存儲器芯片等IC器件110匹配之前設(shè)置凸塊122。如圖所示的IC封裝基板112具有無內(nèi)核部分M4，可以是玻璃預(yù)浸漬結(jié)構(gòu)。根據(jù)實(shí)施例，圖示的IC封裝基板112也具有幾個經(jīng)填充的過孔，其中一個用頂側(cè)130上的數(shù)字 542表示，其中的另一個用底側(cè)132上的數(shù)字548表示。無內(nèi)核基板的細(xì)節(jié)500也具有幾個 ILD層，其中一個用數(shù)字550表示。管芯側(cè)130具有焊料掩模552，以便于絕緣地接收凸塊 122。底側(cè)132還具有焊料掩模554，以便于絕緣連接部件，例如像圖Ia中所示的LSC 126 那樣的無源部件和/或例如圖Ia中插座的其他部件。圖6a是根據(jù)范例實(shí)施例的IC封裝基板600的頂部平面圖。IC封裝基板612具有頂側(cè)630，頂側(cè)630示出了 IHS覆蓋區(qū)618和用于諸如處理器和存儲器芯片等IC器件的安置區(qū)(landing zone)610o通過高速I/O跡線執(zhí)行高速I/O通信，其中之一用虛線表示，附圖標(biāo)記為634，因?yàn)楦咚買/O跡線設(shè)置于頂側(cè)下方。高速I/O跡線設(shè)置于IC封裝基板612 的上方結(jié)構(gòu)之下，但通常將它們配置在頂側(cè)630緊下方，例如焊料掩模緊下方。高速I/O跡線634在位于IHS覆蓋區(qū)618外部的端子636處引出，且其在管芯側(cè)630引出。在實(shí)施例中，高速I/O跡線634設(shè)置在IC封裝基板612的表面或管芯側(cè)630附近。端子636設(shè)置在端子陣列670中，以便于要占據(jù)安置區(qū)610的IC器件和可能位于或不位于IC封裝基板612上的后續(xù)IC器件之間的高速I/O通信。端子陣列670可以位于端子陣列內(nèi)周邊619和端子陣列外周邊613之間，內(nèi)周邊619可以對應(yīng)于IHS覆蓋區(qū)618 的邊緣，外周邊613可以對應(yīng)于IC封裝基板612的邊緣。端子陣列670中端子的精確數(shù)量可以與給定應(yīng)用所需的I/O端子的總數(shù)相關(guān)。在一實(shí)施例中，I/O端子的總數(shù)大約為400個。在一實(shí)施例中，I/O端子的總數(shù)大約為300個。 在一實(shí)施例中，I/O端子的總數(shù)大約為120個，例如對于雙數(shù)據(jù)率(DDR) I/O配置而言。在一實(shí)施例中，I/O端子的總數(shù)大約為120個，例如對于四數(shù)據(jù)率(QDR) I/O配置而言。圖6b是根據(jù)方法實(shí)施例設(shè)置于板614上的集成電路封裝基板的頂部平面圖601。IC封裝第一基板61 可以包括用于諸如第一處理器等IC器件的第一安置區(qū)610a。通過高速跡線執(zhí)行高速I/O通信，其中之一被表示為634。用虛線表示高速跡線634，因?yàn)槠淝『门渲迷陧攤?cè)630a下方。高速跡線634實(shí)際上從第一安置區(qū)610a沿著Y方向布設(shè)，以在端子陣列670中引出，端子陣列670在諸如IHS覆蓋區(qū)618a等外置區(qū)域(ke印-out zone) 之外。還通過高速跡線執(zhí)行高速I/O通信，其中之一被表示為672。高速跡線672實(shí)際上從第一安置區(qū)610a沿著X方向布設(shè)，以在端子陣列674中引出，端子陣列674也在外置區(qū)域 618a之外。也以虛線表示高速跡線672，因?yàn)槠淝『门渲迷陧攤?cè)630a下方。IC封裝第二基板612b可以包括用于諸如第二處理器等IC器件的第二安置區(qū) 610b，根據(jù)一個實(shí)施例，第二處理器可以與第一處理器(設(shè)置于第一安置區(qū)610a) —起工作在雙處理器配置中。通過高速跡線在IC封裝第二基板612b之內(nèi)執(zhí)行高速I/O通信，高速跡線之一被表示為676。以虛線表示高速跡線676，因?yàn)樗鼈兦『门渲迷陧攤?cè)630b下方。高速跡線676實(shí)際上沿著Y方向布設(shè)，并在位于諸如IHS覆蓋區(qū)618b的外置區(qū)域之外的端子陣列678中引出。IC封裝第一基板61 和IC封裝第二基板612b通過柔性帶662ab電耦合，柔性帶662ab也被稱為柔性信號傳輸線纜662ab。柔性信號傳輸線纜662ab可以由具有整體導(dǎo)電跡線的聚合物電介質(zhì)形成。柔性信號傳輸線纜中的導(dǎo)電跡線可以電接觸端子陣列 670和678中的觸點(diǎn)。因此，通過高速I/O跡線6；34和676執(zhí)行高速I/O通信，高速I/O通信不受電鍍通孔耦合的妨礙。IC封裝第三基板612c可以包括用于IC器件的第三安置區(qū)610c，IC器件例如是位于第一安置區(qū)610c的第一處理器用來存儲的存儲器件。通過高速跡線執(zhí)行高速I/O通信，其中之一被表示為680。以虛線表示高速跡線680，因?yàn)樗鼈兦『门渲迷陧攤?cè)630c下方。 高速跡線680實(shí)際上沿著X方向布設(shè)，并在位于諸如IHS覆蓋區(qū)618c等外置區(qū)域之外的端子陣列682中引出。還通過高速跡線在IC封裝第三基板612c之內(nèi)執(zhí)行高速I/O通信，高速跡線之一被表示為684。高速跡線684實(shí)際上沿著X方向布設(shè)，并且在也位于外置區(qū)域 618c之外的端子陣列686中引出。IC封裝第三基板612c和IC封裝第一基板61 通過柔性帶66hc電耦合，柔性帶662ac也被稱為柔性信號傳輸線纜66hc。因此，通過高速I/O 跡線680和684執(zhí)行高速I/O通信，高速I/O通信不受電鍍通孔耦合的妨礙。IC封裝第四基板612d可以包括用于IC器件的第四安置區(qū)610d，IC器件例如是為將設(shè)置于第一安置區(qū)610a的第一處理器提供額外存儲的存儲器件。在雙處理器實(shí)施例中， 要指出的是，頂部平面圖601示出了用于兩個處理器的安置區(qū)和用于兩個存儲器件的安置區(qū)，它們串聯(lián)耦合到用于第一處理器的安置區(qū)610a。這種配置將僅僅是例示性的，而不是限制性的。通過高速跡線執(zhí)行高速I/O通信，其中之一被表示為688。以虛線表示高速跡線688，因?yàn)樗鼈兦『门渲迷陧攤?cè)630d下方。高速跡線688實(shí)際上沿著X方向布設(shè)，并在位于諸如IHS覆蓋區(qū)618d等外置區(qū)域之外的端子陣列690中引出。IC封裝第四基板612d 和IC封裝第三基板612c通過柔性帶662cd電耦合，柔性帶662cd也被稱為柔性信號傳輸線纜662cd。因此，通過高速I/O跡線688執(zhí)行高速I/O通信，高速I/O通信不受電鍍通孔耦合的妨礙?，F(xiàn)在可以理解可以彼此平行地配置陣列，例如設(shè)置于IC封裝第三基板612c上的端子陣列682和686。而且，可以正交且彼此相鄰地配置端子陣列，例如設(shè)置于IC封裝第一基板61 上的端子陣列670和674。而且，端子陣列可以僅占據(jù)IC封裝基板的一個邊緣，例如設(shè)置于IC封裝第四基板612d上的端子陣列690。盡管未示出，但端子陣列也可以占據(jù)IC封裝基板的三個邊緣。例如，可以沿著下邊緣692將端子陣列670投射到IC封裝第三基板612c上。盡管同樣未示出，但端子陣列也可以占據(jù)IC封裝基板的全部四個邊緣。 例如，可以沿著下邊緣692將端子陣列670投射到IC封裝第三基板612c上，可以沿著上邊緣694將端子陣列676投射到IC封裝第三基板612c上。圖7是根據(jù)范例實(shí)施例，取自圖6a中所示的圓部分7的頂部平面圖的細(xì)節(jié)。在實(shí)施例中，端子736的四次出現(xiàn)被示出為正方形間距的端子陣列。在實(shí)施例中，正方形間距端子陣列包括沿端子陣列內(nèi)周邊619和端子陣列外周邊613之間的直線737配置的兩個端子。圖8是根據(jù)范例實(shí)施例，取自圖6a中所示圓部分7的頂部平面圖的細(xì)節(jié)。在這一實(shí)施例中，端子836a、836b、836y和836z的四次出現(xiàn)被設(shè)置成正方形間距端子陣列。可以將端子836a稱為端子陣列內(nèi)部第一端子，因?yàn)樗c端子陣列內(nèi)周邊619相鄰?？梢詫⒍俗?836b稱為端子陣列內(nèi)部后續(xù)端子，因?yàn)楸M管它不與端子陣列內(nèi)周邊619相鄰，但它與其他端子相比，相對于端子陣列外周邊613更靠近端子陣列內(nèi)周邊619。可以將端子836z稱為端子陣列外部最后端子，因?yàn)樗c端子陣列外周邊613相鄰?？梢詫⒍俗?36y稱為端子陣列外部在先端子，因?yàn)楸M管它不與端子陣列外周邊613相鄰，但與其他端子相比，它更靠近端子陣列外周邊613。在實(shí)施例中，可以位于端子陣列中的端子數(shù)目在端子陣列內(nèi)周邊619和端子陣列外周邊613之間可以是八個。在實(shí)施例中，沿著端子陣列內(nèi)周邊619和端子陣列外周邊613 之間的直線837配置八個端子，以內(nèi)部第一端子836a作為第一端子開始，內(nèi)部后續(xù)端子 836b作為第二端子，外部在先端子836y作為第七端子，外部最后端子836z作為第八端子。 內(nèi)周邊619和外周邊613之間的端子數(shù)目將取決于應(yīng)用需要的I/O連接數(shù)目、端子之間的間隔(間距)。于是，端子的數(shù)目可以介于1到10之間。在一實(shí)施例中，端子數(shù)目可以是七個。在一實(shí)施例中，端子數(shù)目可以是六個。在一實(shí)施例中，端子數(shù)目可以是五個。在一實(shí)施例中，端子數(shù)目可以是四個。在一實(shí)施例中，端子數(shù)目可以是三個。在一實(shí)施例中，端子數(shù)目可以是兩個。在一實(shí)施例中，端子數(shù)目可以是一個。圖9是根據(jù)范例實(shí)施例，取自圖6a中所示圓部分7的頂部平面圖的細(xì)節(jié)。在實(shí)施例中，端子936的七次出現(xiàn)被示為六邊形間距的陣列。在一實(shí)施例中，將端子的三次出現(xiàn)枚舉為端子陣列內(nèi)部第一端子936a、端子陣列后續(xù)端子936b和端子陣列外部最后端子936c。 在一實(shí)施例中，交錯間距的2列陣列可以包括端子陣列內(nèi)部第一端子936a和端子陣列后續(xù)端子936b。現(xiàn)在可以理解，在這種配置中，根據(jù)給定應(yīng)用對具體I/O引出的需求，位于端子陣列外周邊613和端子陣列內(nèi)周邊619之間的直線937上的端子總數(shù)可以介于兩個和八個之間。類似地，根據(jù)實(shí)施例，在這種配置中，位于端子陣列中，但位于端子陣列外周邊613和端子陣列內(nèi)周邊619之間的端子數(shù)目可以介于120和400之間。圖10是根據(jù)范例實(shí)施例，取自圖6a中所示圓部分7的頂部平面圖細(xì)節(jié)。在實(shí)施例中，端子1036的五次出現(xiàn)被示為處于面心間距的端子陣列中。將端子的三次出現(xiàn)枚舉為端子陣列內(nèi)部第一端子1036a、端子陣列后續(xù)端子1036b和端子陣列外部最后端子1036c。 現(xiàn)在可以理解，在這種配置中，根據(jù)給定應(yīng)用對具體I/O引出的需求，位于端子陣列外周邊 613和端子陣列內(nèi)周邊619之間的直線1037上的端子總數(shù)可以介于兩個和八個之間。類似地，根據(jù)實(shí)施例，在這種配置中，位于端子陣列中，但位于端子陣列外周邊613和端子陣列內(nèi)周邊619之間的線上的端子數(shù)目可以介于120和400之間。圖Ib是在根據(jù)實(shí)施例進(jìn)一步配置之后圖Ia所示的集成電路器件封裝的截面圖。 這種IC封裝101被配置了用于柔性纜線I/O配置的可拆卸連接器。在下文中可以將可拆卸連接器稱為高容量I/O柔性連接器160。根據(jù)一實(shí)施例，將高容量I/O柔性連接器160耦合到柔性帶162。在實(shí)施例中，通過高容量I/O柔性連接器160和柔性帶162進(jìn)行的I/O通信從5(ib/S到40(ib/S。在實(shí)施例中，IC封裝101工作在這種高速I/O跡線配置中，以允許來自處理器并通過柔性帶162的數(shù)據(jù)流的速率處于從10(ib/S到12. 8Gb/s的范圍中。圖11是根據(jù)范例實(shí)施例，沿圓部分11從圖IB截取的細(xì)節(jié)截面。IC封裝基板112 包括在端子136引出的高速I/O跡線134。端子1136耦合到高容量I/O柔性連接器1160。 高容量I/O柔性連接器1160包括電接觸端子1136的端子觸點(diǎn)1137和1139。高容量I/O 柔性連接器1160電耦合至柔性帶1162。在實(shí)施例中，通過高容量I/O柔性連接器1160和柔性帶1162進(jìn)行的I/O通信從5(ib/S到40(ib/S。圖12是根據(jù)實(shí)施例的方法流程圖1200。在1210，該方法包括在IC封裝基板上形成高速I/O跡線。配置高速I/O跡線，從而通過避免任何電鍍通孔接觸將數(shù)據(jù)流的速率維持在8(ib/S到14(ib/S。因此，高速I/O跡線從IC器件覆蓋區(qū)之內(nèi)布設(shè)到IHS覆蓋區(qū)之外，以在端子處引出。在1220，該方法包括將IC器件覆蓋區(qū)之內(nèi)的IC第一器件耦合到高速I/O跡線。 在范例實(shí)施例中，IC第一器件110(參見圖lb)倒裝芯片安裝在電凸塊122上，電凸塊122 與高速I/O跡線134接觸。因此，在IC器件覆蓋區(qū)之內(nèi)將IC第一器件110耦合到高速I/ 0跡線134。在1230，該方法包括將第一 IC封裝基板上的高速I/O跡線耦合到第二 IC封裝基板。在范例實(shí)施例中，通過柔性帶662ac將具有高速I/O跡線672的第一 IC封裝基板61 耦合到第二 IC封裝基板612c。在1M0，該方法包括將IC第一器件耦合到IC第二器件。在范例實(shí)施例中，IC第一器件位于第一安置區(qū)610a(參見圖6b)，IC第二器件位于第二安置區(qū)610b。在1250，該方法包括將高速I/O跡線中的數(shù)據(jù)流維持在5(ib/S到40(ib/S的范圍中。這種方法實(shí)施例包括通過針對高速I/O跡線而避免任何電鍍通孔耦合來維持這種數(shù)據(jù)流速率。圖13是根據(jù)實(shí)施例的電子系統(tǒng)1300的示意圖。如圖所示，電子系統(tǒng)1300可以包括如本公開內(nèi)容所述的避免任何電鍍通孔耦合的高速I/O跡線。在實(shí)施例中，電子系統(tǒng) 1300是計(jì)算機(jī)系統(tǒng)，計(jì)算機(jī)系統(tǒng)包括系統(tǒng)總線1320，以電耦合電子系統(tǒng)1300的各種部件。 根據(jù)各種實(shí)施例，系統(tǒng)總線1320是單一總線或總線的任意組合。電子系統(tǒng)1300包括向集成電路1310提供電力的電壓源1330。在一些實(shí)施例中，電壓源1330通過系統(tǒng)總線1320向集成電路1310提供電流。根據(jù)實(shí)施例，集成電路1310電耦合至系統(tǒng)總線1320并包括任何電路或電路的組合。在實(shí)施例中，集成電路1310包括可以是任意類型的處理器1312。如這里使用的，處理器1312可以表示任何種類的電路，例如，但不限于微處理器、微控制器、圖形處理器、數(shù)字信號處理器或另一種處理器。集成電路1310可以包括的其他類型的電路為定制電路或?qū)?br> 12用集成電路(ASIC)，例如，諸如蜂窩電話、尋呼機(jī)、便攜式計(jì)算機(jī)、雙向無線電設(shè)備和類似的電子系統(tǒng)等無線裝置中使用的通信電路1314。在實(shí)施例中，處理器1310包括管芯上存儲器 1316，例如靜態(tài)隨機(jī)存儲存儲器(SRAM)。在實(shí)施例中，處理器1310包括嵌入的管芯上存儲器1316，例如嵌入的動態(tài)隨機(jī)存取存儲器(eDRAM)，其可以是用于處理器的高速緩沖存儲器。在實(shí)施例中，電子系統(tǒng)1300還包括外部存儲器1340，其又可以包括一個或多個適于特定應(yīng)用的存儲元件，例如形式為MM的主存儲器1342、一個或多個硬盤驅(qū)動器1344和 /或一個或多個處理可移除介質(zhì)1346的驅(qū)動器，例如軟盤、壓縮盤(⑶)、數(shù)字多用盤(DVD)、 閃速存儲器鍵和其他本領(lǐng)域公知的可移除介質(zhì)。可以通過一個或多個高速I/O跡線實(shí)施例將各種存儲器功能彼此耦合。在實(shí)施例中，電子系統(tǒng)1300還包括顯示裝置1350、音頻輸出1360。在實(shí)施例中， 電子系統(tǒng)1300包括控制器1370，例如鍵盤、鼠標(biāo)、跟蹤球、游戲控制器、麥克風(fēng)、語音識別裝置或任何向電子系統(tǒng)1300中輸入信息的其他裝置。如這里所示，可以在若干不同實(shí)施例中實(shí)施集成電路1310，包括避免任何電鍍通孔耦合的高速I/O跡線、電子系統(tǒng)、計(jì)算機(jī)系統(tǒng)、一種或多種制造集成電路的方法和一種或多種制造電子組件的方法，該電子組件包括這里在各種實(shí)施例中所述的避免任何電鍍通孔耦合的高速I/O跡線及其本領(lǐng)域認(rèn)可的等價(jià)物。所述元件、材料、幾何形態(tài)、尺寸和操作順序可以發(fā)生變化，以適應(yīng)特定的I/O耦合要求，包括陣列觸點(diǎn)數(shù)目、陣列觸點(diǎn)配置，例如耦合到避免任何電鍍通孔耦合的高速I/O跡線的觸點(diǎn)占據(jù)單個邊緣、雙邊緣、三個邊緣和所有四個邊緣。圖14是根據(jù)焊料掩模焊盤界定的實(shí)施例從圖Ia中所示圓部分2截取的細(xì)節(jié)截面。圖14中所示的焊料掩模焊盤界定的細(xì)節(jié)1400包括可能出現(xiàn)于圖Ia中的高速I/O跡線1434，但更加詳細(xì)。高速I/O跡線1434將引出到通過焊料掩模1444暴露的端子1436。 在這一實(shí)施例中，通過焊料掩模1444的存在和構(gòu)圖在單位面積中界定端子1436，使得端子 1436在通過焊料掩模1444的暴露處接觸高速I/O跡線1434。換言之，焊料掩模開口(SMO) 在IC封裝基板112的柔性連接器區(qū)域上界定焊盤區(qū)域。在作為IC封裝基板112 —部分的電介質(zhì)材料1442之內(nèi)以簡化形式示出了高速I/ 0跡線1434和焊料掩模1444。焊料掩模焊盤界定的細(xì)節(jié)1400可以工作在這種配置下，以允許來自處理器的數(shù)據(jù)流的速率處于5(ib/S到40(ib/S的范圍中。在實(shí)施例中，焊料掩模焊盤界定的細(xì)節(jié)1400工作在這種配置下，以允許來自處理器的數(shù)據(jù)流的速率處于10(ib/S到 12. 8Gb/s的范圍中。圖15是根據(jù)非焊料掩模焊盤界定的實(shí)施例從圖Ia中所示圓部分2截取的細(xì)節(jié)截面。圖15中所示的非焊料掩模焊盤界定的細(xì)節(jié)1500包括可能出現(xiàn)于圖Ia中的高速I/O 跡線1534，但更加詳細(xì)。高速I/O跡線1534引出到通過焊料掩模1544暴露的端子1536。 在這一實(shí)施例中，除了單元小于焊料掩模開口(SMO)面積，使得端子1536在通過焊料掩模 1544的小于SMO的暴露區(qū)域接觸高速I/O跡線1534的之外，不是通過焊料掩模1544的存在和構(gòu)圖以單位面積定義端子1536的尺寸。換言之，SMO在IC封裝基板112的柔性連接器區(qū)域上界定大于焊盤區(qū)域的區(qū)域。在作為IC封裝基板112的一部分的電介質(zhì)材料1542之內(nèi)以簡化形式示出了高速I/O跡線1534和焊料掩模巧44。非焊料掩模焊盤界定的細(xì)節(jié)1500可以工作在這種配置下， 以允許來自處理器的數(shù)據(jù)流的速率處于5(ib/S到40(ib/S的范圍中。在實(shí)施例中，非焊料掩模焊盤界定的細(xì)節(jié)1500工作在這種配置下，以允許來自處理器的數(shù)據(jù)流的速率處于10( / s到12. 8Gb/s的范圍中。圖16是根據(jù)區(qū)域焊料掩模開口(RSMO)界定的實(shí)施例從圖Ia中所示圓部分2截取的細(xì)節(jié)截面。RSMO是基板表面區(qū)域中沒有焊料掩模的區(qū)域。該區(qū)域可以是基板周邊的一個到四個外置區(qū)域。圖16中所示的RSMO細(xì)節(jié)1600包括可能出現(xiàn)于圖Ia中的高速I/O 跡線1634，但更加詳細(xì)。高速I/O跡線1634引出到通過焊料掩模1644區(qū)域性暴露的端子 1636。在作為IC封裝基板112的一部分的電介質(zhì)材料1642之內(nèi)以簡化形式示出了高速 I/O跡線1634和焊料掩模1644。RSMO細(xì)節(jié)1600可以工作在這種配置下，以允許來自處理器的數(shù)據(jù)流的速率處于5(ib/S到40(ib/S的范圍中。在實(shí)施例中，RSMO 1600工作在這種配置下，以允許來自處理器的數(shù)據(jù)流的速率處于10(ib/S到12. 8Gb/s的范圍中。提供了滿足37C. F. R. § 1. 72(b)的摘要，其中，37C. F. R. § 1. 72(b)要求使讀者能夠通過摘要迅速確定技術(shù)公開的本質(zhì)和要點(diǎn)。提交所述摘要的前提是，不應(yīng)采用其解釋或限制權(quán)利要求的范圍和含義。在上述具體實(shí)施方式
部分中，為了理順本公開內(nèi)容，將各種特征集中到了單個實(shí)施例中。不應(yīng)將這種公開方法解釋成反映了這樣的意圖，即所要求保護(hù)的本發(fā)明的實(shí)施例所需要的特征比每一權(quán)利要求中明確表述的特征多。相反，如下述權(quán)利要求所反映的，本發(fā)明的主題存在于所公開的單個實(shí)施例的所有特征中的部分特征中。因而，在此將下述權(quán)利要求包含到所述的具體實(shí)施方式
當(dāng)中，其中每一權(quán)利要求自身代表獨(dú)立的優(yōu)選實(shí)施例。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在不背離所附權(quán)利要求表述的本發(fā)明的原理和范圍的情況下，可以對為了解釋本發(fā)明的實(shí)質(zhì)而描述和圖示的細(xì)節(jié)、材料、部件布局和方法階段做出各種其他改變。
權(quán)利要求
1.一種用于集成電路封裝基板的輸入/輸出(I/O)封裝架構(gòu)，包括集成電路(IC)封裝基板，所述集成電路封裝基板在其管芯側(cè)上包括集成散熱器(IHS) 覆蓋區(qū)；以及與要設(shè)置于所述IHS覆蓋區(qū)之內(nèi)的IC器件耦合的I/O跡線，其中，所述I/O跡線包括所述IHS覆蓋區(qū)外部的引出端子，以耦合到要設(shè)置于所述IHS 覆蓋區(qū)外部的IC器件。
2.根據(jù)權(quán)利要求1所述的I/O封裝架構(gòu)，其中所述I/O跡線能夠以5(ib/S和40(ib/S之間的信號速率在要安裝于所述IHS覆蓋區(qū)內(nèi)部的IC器件和要設(shè)置于所述IHS覆蓋區(qū)外部的IC器件之間傳輸數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述引出端子是用于柔性信號傳輸線纜的可拆卸連接器端子。
4.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述引出端子設(shè)置于所述IC封裝基板的管芯側(cè)上。
5.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述I/O跡線是整體金屬線。
6.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述I/O跡線包括屏蔽的帶狀線。
7.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述I/O跡線包括設(shè)置于所述IC器件封裝基板的管芯側(cè)上的微帶。
8.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述I/O跡線為I/O第一跡線，且其中所述引出端子為引出第一端子，所述I/O架構(gòu)還包括與要設(shè)置于所述IHS覆蓋區(qū)之內(nèi)的IC器件耦合的I/O第二跡線；所述IHS覆蓋區(qū)外部的引出第二端子，與要設(shè)置于所述IHS覆蓋區(qū)外部的IC器件耦合，且其中將所述引出第一端子和所述引出第二端子設(shè)置成與處理器安裝基板的邊緣平行。
9.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述引出端子是第一端子陣列的部分，且其中沿著所述IC封裝基板的邊緣配置所述第一端子陣列。
10.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述引出端子是第一端子陣列的部分，且其中所述第一端子陣列具有從正方形間距、交錯間距、六邊形間距和面心間距中選擇的引出端子布局。
11.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述引出端子是第一端子陣列的部分，其中沿著所述IC封裝基板的邊緣配置所述第一端子陣列，所述I/O架構(gòu)還包括沿所述IC封裝基板的第二邊緣設(shè)置的第二端子陣列。
12.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述引出端子是第一端子陣列的部分，其中沿所述IC封裝基板的邊緣配置所述第一端子陣列，所述I/O架構(gòu)還包括沿所述IC封裝基板的第二邊緣設(shè)置的第二端子陣列，且其中在所述IC封裝基板的平行邊緣設(shè)置所述第一端子陣列和所述第二端子陣列。
13.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述引出端子是第一端子陣列的部分，其中沿所述IC封裝基板的邊緣配置所述第一端子陣列，所述I/O架構(gòu)還包括沿所述IC封裝基板的第二邊緣設(shè)置的第二端子陣列，且其中在所述IC封裝基板的正交相鄰邊緣設(shè)置所述第一端子陣列和所述第二端子陣列。
14.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述引出端子是引出端子的第一陣列的部分，其中沿所述IC器件基板的邊緣配置所述第一陣列，所述I/O架構(gòu)還包括沿所述IC器件基板的第二邊緣設(shè)置的第二陣列；以及沿所述IC器件基板的第三邊緣設(shè)置的第三陣列。
15.根據(jù)權(quán)利要求1所述的I/O架構(gòu)，其中所述引出端子是第一端子陣列的部分，其中沿所述IC封裝基板的邊緣配置所述第一端子陣列，所述I/O架構(gòu)還包括沿所述IC封裝基板的第二邊緣設(shè)置的第二端子陣列； 沿所述IC封裝基板的第三邊緣設(shè)置的第三端子陣列；以及沿所述IC封裝基板的第四邊緣設(shè)置的第四端子陣列。
16.根據(jù)權(quán)利要求1所述的I/O封裝架構(gòu)，其中所述I/O跡線能夠以5(}b/s和40(ib/S 之間的速率在要設(shè)置于所述IHS覆蓋區(qū)內(nèi)部的IC器件和要設(shè)置于所述IHS覆蓋區(qū)外部的 IC器件有源器件之間傳輸數(shù)據(jù)，其中所述引出端子是用于柔性信號傳輸線纜的可拆卸連接器端子，其中所述引出端子設(shè)置于所述IC封裝基板的管芯側(cè)上，且其中所述I/O跡線為整體金屬線。
17.一種輸入/輸出(I/O)封裝架構(gòu)的封裝，包括集成電路(IC)封裝基板，所述集成電路封裝基板包括其管芯側(cè)上的集成散熱器(IHS) 覆蓋區(qū)以及設(shè)置于所述IHS覆蓋區(qū)之內(nèi)的IC器件安置區(qū)； 設(shè)置于所述IHS覆蓋區(qū)內(nèi)部的IC器件；與所述IC器件耦合的I/O跡線，其中所述I/O跡線能夠以5(ib/S和40(ib/S之間的速率在所述IC器件和要設(shè)置于所述IHS覆蓋區(qū)外部的IC器件之間傳輸數(shù)據(jù)；并且其中所述I/O跡線為整體金屬線，其中所述I/O跡線包括所述IHS覆蓋區(qū)外部的引出端子，其中所述引出端子設(shè)置于所述IC封裝基板的管芯側(cè)上，且其中所述引出端子是用于柔性信號傳輸線纜的可拆卸連接器端子。
18.根據(jù)權(quán)利要求17所述的封裝，其中所述IC器件為處理器，所述封裝還包括 柔性信號傳輸線纜，在其第一端耦合到所述引出端子；以及IC第二器件，在其第二端耦合到所述柔性信號傳輸線纜。
19.根據(jù)權(quán)利要求17所述的封裝，其中所述IC器件為處理器，所述封裝還包括 柔性信號傳輸線纜，在其第一端耦合到所述引出端子；IC第二器件，在其第二端耦合到所述柔性信號傳輸線纜；以及其中所述IC封裝基板包括位于端子陣列內(nèi)周邊和端子陣列外周邊之間的端子陣列， 所述端子陣列內(nèi)周邊對應(yīng)于所述IHS覆蓋區(qū)的邊緣，所述端子陣列外周邊在其邊緣對應(yīng)于所述IC封裝基板。
20.根據(jù)權(quán)利要求17所述的封裝，其中所述IC器件為處理器，所述封裝還包括 柔性信號傳輸線纜，在其第一端耦合到所述引出端子；IC第二器件，在其第二端耦合到所述柔性信號傳輸線纜；并且其中所述IC封裝基板包括設(shè)置于端子陣列內(nèi)周邊和端子陣列外周邊之間的端子陣列，所述端子陣列內(nèi)周邊對應(yīng)于所述IHS覆蓋區(qū)的邊緣，所述端子陣列外周邊在其邊緣對應(yīng)于所述IC封裝基板，且其中所述端子陣列包括數(shù)量在120和400之間的引出端子。
21.根據(jù)權(quán)利要求17所述的封裝，其中所述IC器件為處理器，所述封裝還包括柔性信號傳輸線纜，在其第一端耦合到所述引出端子；IC第二器件，在其第二端耦合到所述柔性信號傳輸線纜；以及其中所述IC封裝基板包括位于端子陣列內(nèi)周邊和端子陣列外周邊之間的端子陣列， 所述端子陣列內(nèi)周邊對應(yīng)于所述IHS覆蓋區(qū)的邊緣，所述端子陣列外周邊在其邊緣對應(yīng)于所述IC封裝基板，且其中所述端子陣列占據(jù)所述IC封裝基板的第一邊緣和所述IC封裝基板的第二邊緣。
22.—種方法，包括在第一集成電路(IC)封裝基板上形成I/O跡線，其中所述第一 IC封裝基板包括管芯側(cè)和焊盤側(cè)，所述管芯側(cè)上的第一 IC器件安置區(qū)、集成散熱器(ΠΒ)覆蓋區(qū)、經(jīng)填充的過孔，以及所述焊盤側(cè)上的經(jīng)填充的過孔，且其中所述I/O跡線起始于所述IC器件安置區(qū)的內(nèi)部并終止于所述IHS覆蓋區(qū)的外部，且其中所述I/O跡線為整體金屬線。
23.根據(jù)權(quán)利要求22所述的方法，還包括將所述I/O跡線耦合到第二IC封裝基板。
24.根據(jù)權(quán)利要求22所述的方法，還包括將所述I/O跡線耦合到第二 IC封裝基板；將第一 IC器件耦合到所述第一 IC器件安置區(qū)；將第二 IC器件耦合到所述第二 IC封裝基板；以及允許所述第一 IC器件和所述第二 IC器件之間沿所述I/O跡線的數(shù)據(jù)流的速率在5吉比特每秒(Gb/s)到40Gb/s的范圍中。
25.一種用于集成電路封裝基板的輸入/輸出(I/O)封裝架構(gòu)，包括集成電路(IC)封裝基板，所述集成電路封裝基板在其管芯側(cè)上包括集成散熱器(IHS)覆蓋區(qū)；與要設(shè)置于所述IHS覆蓋區(qū)內(nèi)部的IC器件耦合的I/O跡線，其中所述I/O跡線包括所述IHS覆蓋區(qū)外部的引出端子，以耦合到要設(shè)置于所述IHS覆蓋區(qū)外部的IC器件；并且其中所述引出端子由設(shè)置于所述IC封裝上的焊料掩模中的開口區(qū)域的因子界定。
26.根據(jù)權(quán)利要求25所述的I/O封裝架構(gòu)，其中所述引出端子包括等于所述焊料掩模中的開口區(qū)域的暴露區(qū)域。
27.根據(jù)權(quán)利要求25所述的I/O封裝架構(gòu)，其中所述引出端子包括小于所述焊料掩模中的開口區(qū)域的暴露區(qū)域。
28.根據(jù)權(quán)利要求25所述的I/O封裝架構(gòu)，其中所述引出端子包括無焊料掩模的暴露區(qū)域，所述暴露區(qū)域沿著所述基板的一個到四個外置區(qū)域分布。
29.根據(jù)權(quán)利要求25所述的I/O封裝架構(gòu)，其中所述I/O跡線能夠以5(ib/S和40(ib/S 之間的信號速率在要安裝于所述IHS覆蓋區(qū)內(nèi)部的IC器件和要設(shè)置于所述IHS覆蓋區(qū)外部的IC器件之間傳輸數(shù)據(jù)。
30.根據(jù)權(quán)利要求25所述的I/O架構(gòu)，其中所述引出端子是用于柔性信號傳輸線纜的可拆卸連接器端子。
31.根據(jù)權(quán)利要求25所述的I/O架構(gòu)，其中所述引出端子設(shè)置于所述IC封裝基板的管芯側(cè)上。
32.根據(jù)權(quán)利要求25所述的I/O架構(gòu)，其中所述I/O跡線是整體金屬線。
33.一種計(jì)算系統(tǒng)，包括集成電路(IC)封裝基板，所述集成電路封裝基板包括其管芯側(cè)上的集成散熱器(IHS) 覆蓋區(qū)以及設(shè)置于所述IHS覆蓋區(qū)之內(nèi)的IC器件安置區(qū)； 設(shè)置于所述IHS覆蓋區(qū)內(nèi)部的IC第一器件；與所述IC器件耦合的I/O跡線，其中所述I/O跡線能夠以5(ib/S和40(ib/S之間的速率在所述IC器件和要設(shè)置于所述IHS覆蓋區(qū)外部的IC第二器件之間傳輸數(shù)據(jù)；其中所述I/O跡線為整體金屬線，其中所述I/O跡線包括所述IHS覆蓋區(qū)外部的引出端子，其中所述引出端子設(shè)置于所述IC封裝基板的管芯側(cè)上，且其中所述引出端子是用于柔性信號傳輸線纜的可拆卸連接器端子，且其中所述IC第二器件是處理器和外部存儲器之一。
34.根據(jù)權(quán)利要求33所述的計(jì)算系統(tǒng)，其中所述計(jì)算系統(tǒng)是蜂窩電話、尋呼機(jī)、便攜式計(jì)算機(jī)、臺式計(jì)算機(jī)和雙向無線電設(shè)備之一的部分。
全文摘要
高速I/O跡線是用于集成電路封裝基板的I/O封裝架構(gòu)的部分。集成電路封裝基板包括管芯側(cè)上的集成散熱器覆蓋區(qū)以及與要設(shè)置于IHS覆蓋區(qū)內(nèi)部的IC器件耦合的I/O跡線。所述I/O跡線包括所述IHS覆蓋區(qū)外部的引出端子，以耦合到要設(shè)置于所述IHS覆蓋區(qū)外部的IC器件。高速I/O跡線能夠?qū)碜蕴幚砥鞯臄?shù)據(jù)流速率維持在5吉比特每秒(Gb/s)到40Gb/s的范圍中。
文檔編號H01L23/488GK102165584SQ200980137754
公開日2011年8月24日 申請日期2009年9月23日 優(yōu)先權(quán)日2008年9月29日
發(fā)明者C·拉馬斯瓦米, E·帕爾默, H·布勞尼施, K·艾京, S·加內(nèi)桑 申請人:英特爾公司