專利名稱：具有較低接觸電阻的mos結(jié)構及其制造方法
技術領域：
本發(fā)明一般系關于M0S結(jié)構及其制法，且尤系關于具有較低接觸電阻的M0S結(jié)構 及其制法。
背景技術：
現(xiàn)今多數(shù)集成電路(IC)系使用復數(shù)個互連的場效晶體管(field effecttransistors,簡稱FET)來實現(xiàn)，該場效晶體管也稱做金屬氧化半導體場效晶體管 (M0SFET或M0S晶體管)。M0S晶體管系包括覆蓋形成在半導體襯底上的如控制電極的柵極 電極(gate electrode)，以及形成在該半導體襯底內(nèi)電流可流動于其間的間隔分開的源極 (source)與汲極區(qū)(drain region)。施加至該柵極電極的控制電壓系控制經(jīng)過該半導體 襯底中在該源極與汲極之間且在該柵極電極下的電流的流動。藉由典型形成在兩個M0S晶體管的柵極電極之間的源極/汲極區(qū)上的導電觸點 (conductive contact)來存取M0S晶體管。通常藉由在該源極/汲極區(qū)上沉積絕緣層并在 該絕緣層中蝕刻接觸開口來形成該導電觸點。典型為氮化鈦(titanium nitride)和/或 其它金屬與合金的薄阻障層系沉積在該觸點開口中，然后該開口利用化學蒸氣所沉積的鎢 層填充。在單一 IC芯片上加入更多電路系為持續(xù)的趨勢。為了加入所增加的電路數(shù)量，在 該電路中的每個個別裝置的尺寸與在裝置組件之間的尺寸和間隔必須減小。然而，在持續(xù) 縮小整合之半導體裝置中的其中一個限制因素是觸點對已摻雜區(qū)域(doped region)(例如 M0S晶體管的源極與汲極區(qū))的電阻。當裝置尺寸減小時，該觸點的寬度減小。當該觸點的 寬度減小時，該觸點的電阻變成愈來愈大。接著，隨著該觸點的電阻增加，該裝置的驅(qū)動電 流減少，因此不利地影響裝置的效能。因此，期望提供具有較低接觸電阻的M0S結(jié)構。此外，期望提供用以制造具有較低 接觸電阻的M0S結(jié)構的方法。再者，從以下本發(fā)明的實施方式和所附加的申請專利范圍，并 配合所附加的圖式與本發(fā)明的先前技術，將更清楚地了解本發(fā)明之其它令人滿意的特征和 特性。
發(fā)明內(nèi)容
依照本發(fā)明的例示實施例，本發(fā)明提供一種制造M0S結(jié)構的方法。該方法包括提 供半導體襯底與在該半導體襯底上制造柵極堆棧(gate stack)。在對準該柵極堆棧的該半 導體襯底內(nèi)形成雜質(zhì)摻雜(impurity-doped)區(qū)。制造從該雜質(zhì)摻雜區(qū)延伸的相鄰觸點鰭 (contact fin)且在該觸點鰭上形成金屬硅化物層。在至少一個該觸點鰭上對該金屬硅化 物層之至少一部分形成觸點。依照本發(fā)明的另一例示實施例，本發(fā)明提供一種制造M0S結(jié)構的方法。該方法包 括提供半導體襯底與在該半導體襯底上制造柵極堆棧的步驟。使用該柵極堆棧作為掩膜， 在設置在該柵極堆棧附近的半導體材料中注入雜質(zhì)摻雜物。該半導體材料具有第一表面。在該半導體材料中蝕刻溝槽，俾使該半導體材料在該溝槽內(nèi)具有溝槽表面。在該半導體材 料的該第一表面上與該溝槽表面上形成金屬硅化物層。對在該第一表面上的該金屬硅化物 層之至少一部分與在該溝槽表面上的該金屬硅化物層之至少一部分形成觸點。依照本發(fā)明的例示實施例，本發(fā)明提供一種M0S結(jié)構。該M0S結(jié)構包括半導體襯 底、形成在該半導體襯底上的柵極堆棧、以及設置在該半導體襯底內(nèi)與與該柵極堆棧自行 對準(self-aligned)的雜質(zhì)摻雜區(qū)。兩個相鄰的觸點鰭系設置在該雜質(zhì)摻雜區(qū)上且金屬 硅化物層覆蓋在該兩個相鄰的觸點鰭上。導電觸點在該兩個相鄰的觸點鰭的至少其中一個 的至少一個側(cè)壁上系延伸至該金屬硅化物層之至少一部分。該導電觸點系經(jīng)由該兩個相鄰 的觸點鰭的至少其中一個與該柵極堆棧電性連接。依照本發(fā)明的另一例示實施例，本發(fā)明提供一種M0S結(jié)構。該M0S結(jié)構包括半導 體襯底、形成在該半導體襯底上的柵極堆棧、以及設置在該柵極堆棧附近的雜質(zhì)摻雜的半 導體材料。該雜質(zhì)摻雜的半導體材料具有第一表面。在該雜質(zhì)摻雜的半導體材料內(nèi)至少部 分地設置溝槽。該雜質(zhì)摻雜的半導體材料系在該溝槽內(nèi)具有溝槽表面。金屬硅化物層系設 置在該第一表面上和該溝槽表面上，且導電觸點系延伸至在該第一表面上的該金屬硅化物 層之至少一部分與在該溝槽表面上的該金屬硅化物層之至少一部分。
本發(fā)明在上文中結(jié)合下列附圖來描述，其中，相似的組件符號代表相似的組件，且 其中圖1至圖20系圖示依照本發(fā)明的例示實施例的用以制造M0S結(jié)構的方法的剖視 圖；圖21至圖25系圖示依照本發(fā)明的另一例示實施例的用以制造M0S結(jié)構的方法的 剖視圖；圖26系圖示依照本發(fā)明的又一例示實施例的用以制造M0S結(jié)構的方法的剖視 圖；圖27系圖示依照本發(fā)明的另一例示實施例的用以制造M0S結(jié)構的方法的剖視圖； 以及圖28系為具有兩個M0S晶體管以及與該兩個M0S晶體管電性連接的導電觸點的 傳統(tǒng)M0S結(jié)構的剖視圖。
具體實施例方式下列的實施方式在本質(zhì)上僅作為例示用，而并不是為了限制本發(fā)明或本發(fā)明之應 用與用途。此外，并不打算受上述先前技術或下列實施方式中所提出的任何理論所限制。圖16系為依照本發(fā)明的例示實施例的M0S結(jié)構100的剖視圖。M0S結(jié)構100系 圖標具有第一 M0S晶體管102和第二 M0S晶體管104。雖然術語「M0S晶體管」嚴格來說指 的是具有金屬柵極電極和氧化物柵極絕緣體的裝置，但該術語在本文全文中將用來代表包 含導電柵極電極(不論是金屬或其它導電材料)的任何半導體裝置，該導電柵極電極系置 于柵極絕緣體(不論氧化物或其它絕緣體)之上，該柵極絕緣體系依次置于半導體襯底之 上。M0S晶體管102和104可為PM0S晶體管或匪OS晶體管。雖然半導體裝置100系只圖
5標有兩個M0S晶體管，但要了解的是，半導體裝置100可具有任何數(shù)量的NM0S晶體管和/ 或PM0S晶體管。熟知此技藝之人士將了解，裝置100可依需要而包含大量此種晶體管以實 現(xiàn)想要的電路功能。M0S晶體管102和104系制造在半導體襯底106上，該半導體襯底106可以是如圖 示的基體硅晶圓(bulk silicon wafer)或是薄的絕緣襯底上覆硅(silicon layer on an insulating，簡稱SOI)。該半導體襯底106之至少一部分108系摻雜有用于制造NM0S晶體 管的P型導電性決定(conductivity-determining)雜質(zhì)或摻雜有用于制造PM0S晶體管的 N型導電性決定雜質(zhì)。部分108可例如藉由例如硼(boron)或砷(arsenic)之摻雜物離子 (dopant ion)的注入與后續(xù)的熱退火(thermal annealing)來進行雜質(zhì)摻雜。每個M0S晶體管102和104包含形成在該半導體襯底106的表面112處的柵極絕 緣體110。柵極電極114覆蓋在該柵極絕緣體110上。該柵極電極114可由多晶硅或例如 金屬的其它導電材料來形成。源極和汲極延伸部116與較深的源極和汲極區(qū)118系設置在 硅襯底106內(nèi)且由設置在該硅襯底106內(nèi)的該柵極電極114下的通道區(qū)120所分隔。M0S結(jié)構100也包括形成在介電層124內(nèi)的導電觸點122，該介電層124覆蓋M0S 晶體管102和104。該導電觸點122系設置在金屬硅化物層126上且與該金屬硅化物層126 電性連接，該金屬硅化物層126系至少部分設置在該金屬硅化物層126和該觸點122之間 增加界面的特征上。在本實施例中，該特征包括兩個相鄰的獨立的觸點鰭186。觸點鰭186 系設置在襯底106的表面112上且從表面112延伸或突伸一段由雙箭頭136所指出的高 度。圖28系為具有形成在半導體襯底106的表面112上的金屬硅化物層126的傳統(tǒng)M0S 結(jié)構的剖視圖。暫時參照圖16和圖28，雖然以雙箭頭134來圖示的觸點122的寬度系可小 些，但是觸點鰭186和設置于其上的金屬硅化物層126所提供具有觸點122的界面130 (圖 16)，其會大于襯底106的該部分之表面112的界面132 (圖28)，其中金屬硅化物層126并 不具有觸點鰭186置于其上。具體來說，該界面132具有相等于該觸點的寬W(134)乘以 垂直長度L(未圖示)的面積，也就是LxW(134)。相對地，在本發(fā)明的一個實施例中，該界 面130系相等于該鰭186的寬度W(134)與4倍該高度H(136)的總和乘以長度L，也就是 Lx(W(134)+4H(136))。該界面的該表面積的增加導致在該導電觸點122和該源極/汲極區(qū) 118之間的接觸電阻降低，且因此增加裝置的效能。依照本發(fā)明的例示實施例，圖1至圖16系圖示用以形成例如圖16的M0S結(jié)構100 的M0S結(jié)構的方法的剖視圖。制造M0S組件的許多步驟是習知的，因此為了簡潔，許多傳統(tǒng) 步驟在此將只簡短地提到或?qū)⑼耆÷郧也惶峁┝曋闹瞥碳毠?jié)。參照圖1，該方法起初在半導體襯底106上形成柵極絕緣體材料140。該半導體襯 底系較佳為硅襯底，其中，在此使用的該術語「硅襯底」系包含典型使用在半導體工業(yè)中相 當純的硅材料以及混合有例如鍺(germanium)、碳(carbon)等等的其它元素的硅?；蛘撸?該半導體襯底可為鍺、砷化鎵(gallium arsenide)、或其它半導體材料。為了方便但不以 為限，該半導體襯底在下文中將稱作硅襯底。該硅襯底可以是基體硅晶圓、或可為薄的絕緣 層上覆硅(通常習知為絕緣體上覆硅(silicon-on-insulator)或S0I)，其依次由承載晶 圓(carrier wafer)來支撐。該硅襯底的至少一表面108系藉由例如分別用以制造P-信 道(PM0S)晶體管和N-通道(NM0S)晶體管的N型井區(qū)(well region)和P型井區(qū)來進行 雜質(zhì)摻雜。
在傳統(tǒng)處理中，該柵極絕緣材料層140可為熱生長的二氧化硅層，或者(如圖 示)可以是例如氧化硅、氮化硅等等的沉積絕緣體。沉積絕緣體可例如藉由化學氣相沉積 (CVD)、低壓化學氣相沉積(LPCVD)、或電漿加強化學氣相沈積(PECVD)來予以沉積。柵極絕 緣體層140較佳具有約1至lOnm的厚度，但實際厚度可依據(jù)所要實現(xiàn)的電路中的晶體管的 應用來決定。柵極電極材料層142系形成覆蓋在該柵極絕緣材料140上。依據(jù)本發(fā)明的一 個實施例，該柵極電極材料系為多晶硅。該多晶硅層系較佳沉積為未摻雜的多晶硅且后 續(xù)藉由離子注入來進行雜質(zhì)摻雜。該多晶硅系可藉由LPCVD中硅烷(silane)的氫還原 (hydrogen reduction)來予以沉積。例如氮化硅或氮氧化硅的硬掩膜材料層(layer of hard maskmaterial)144可沉積在多晶硅的表面上。該硬掩膜材料也可藉由LPCVD來沉積 至約50nm的厚度?；蛘撸芰私獾娇稍谠摱嗑Ч璧谋砻嫔铣练e光阻(photoresist)來取代 該硬掩膜材料。該硬掩膜層144系以光微影(photolithographically)的方式圖案化，然后蝕刻 下面的柵極電極材料層142與該柵極絕緣材料層140以形成柵極堆棧146，每個該柵極堆棧 146具有柵極絕緣體110和柵極電極114，如圖2所示。該多晶硅系可藉由例如使用Cl_或 HBr/02化學物質(zhì)的反應式離子蝕刻(reactive ion etching，簡稱RIE)來蝕刻成想要的圖 案，而該硬掩膜與柵極絕緣材料系可藉由例如使用CHF3、CF4、或SF6化學物質(zhì)的RIE來蝕亥IJ。 藉由使該柵極電極114在氧化環(huán)境中受到高溫而在柵極堆棧146的側(cè)壁150附近形成再氧 化側(cè)壁間隔體(reoxidationsidewall spacer) 148。該再氧化側(cè)壁間隔體148具有例如約 3至4nm的厚度。在形成該再氧化間隔體148的過程中，也將氧化在表面112處之襯底106 的外露部分138。在形成該再氧化側(cè)壁間隔體148后，介電材料的覆蓋層(blanketlayer) 152系沉 積覆蓋于M0S結(jié)構100上，如圖3所示。該介電材料層系可包括例如二氧化硅。如上所述 系非等向性(anisotropically)地蝕刻該介電材料層152以形成第二間隔體154，其通常視 作相鄰于該再氧化側(cè)壁間隔體148的補償間隔體(offset spacer)，如圖4所示。襯底106 的氧化部分138也可在此時被去除。該補償間隔體具有例如約10至約20nm的厚度。該再 氧化間隔體148和該補償間隔體154系連同該柵極堆棧146 —起來使用作為用以形成源極 和汲極延伸部116的離子注入掩膜。藉由使用該柵極堆棧146與該間隔體148和154作為 離子注入掩膜，該源極和汲極延伸部系與該柵極堆棧和該間隔體自行對準。該源極和汲極 延伸部系藉由以已知方式適當?shù)仉s質(zhì)摻雜硅襯底106來形成，例如藉由摻雜物離子的離子 注入，如箭頭156所示，以及后續(xù)的熱退火。對于N通道M0S晶體管，該源極和汲極延伸部 116系較佳以注入砷離子來形成，但也可使用磷離子。對于P通道M0S晶體管，該源極和汲 極延伸部116系較佳以注入硼離子來形成。參照圖5，例如氮化硅或氮氧化硅的介電材料的覆蓋層158系沉積覆蓋在M0S結(jié)構 100上。該介電材料層158之后被非等向性蝕刻，例如藉由使用CHF3、〔&、或SF6化學物質(zhì) 的RIE，以形成相鄰于補償間隔體154所設置的額外間隔體160，如圖6所示。雖然柵極堆 棧146系圖標有再氧化側(cè)壁間隔體148、補償間隔體154、和額外間隔體160，但要了解的是， 柵極堆棧146可具有含有任何組成之任何數(shù)量的間隔體，而該組成系適合所需之電路應用 或設計
7
參照圖7，較佳為二氧化硅層的覆蓋介電材料層164系沉積覆蓋在M0S結(jié)構100 上。該介電材料層164系沉積成約20至50nm的厚度。敷設并圖案化光阻層166以掩膜柵 極堆棧146并外露介電材料層164之一部分168，該部分168系設置在半導體襯底106的表 面112上并且覆蓋源極和汲極延伸部116上。該介電材料層164的該外露部分168之后藉 由使用CHF3、〔&、或SF6化學物質(zhì)的RIE蝕刻來去除以外露半導體襯底106的表面112，如 圖8所示。該光阻接著可以傳統(tǒng)方法去除。依照本發(fā)明的例示實施例，本方法接著在該外露硅表面112上外延生長硅 層170，如圖9所示。該外延硅層170可藉由在HCL存在下硅烷(SiH4)或二氯硅烷 (dichlorosilane) (SiH2Cl2)的還原來生成。氯(chlorine)源的存在會促進生長的選擇 性本質(zhì)，也就是，該外延硅相對于生長在該二氧化硅164上是優(yōu)先生長在該外露硅表面112 上。該外延硅層170可包括相當純的硅材料或可包括混合例如鍺、碳等等其它元素的硅。該 外延硅層170系可生長至特定裝置設計或應用所需的任何厚度。在例示的實施例中，該外 延硅層170系生長至約10至約50nm的范圍的厚度。參照圖10，在一個例示實施例中，在硅層170的外延生長之后，該柵極堆棧146、該 再氧化側(cè)壁間隔體148、該補償間隔體154、額外間隔體160、和介電材料層164系使用作為 離子注入掩膜以形成在硅襯底106中的源極和汲極區(qū)118，因而形成M0S晶體管102和104。 該源極和汲極區(qū)系以已知方式而適當?shù)仉s質(zhì)摻雜硅襯底106來形成，例如藉由摻雜物離子 的離子注入，如箭頭162所示，以及后續(xù)的熱退火。對于N通道M0S晶體管，該源極和汲極 區(qū)118系較佳藉由注入砷離子來形成，但也可使用磷離子。對于P通道M0S晶體管，該源極 和汲極區(qū)118系較佳藉由注入硼離子來形成。在形成該源極和汲極區(qū)118的過程中，外延 硅層170系也藉由摻雜物離子162的注入以進行雜質(zhì)摻雜。將了解的是，雖然上述方法系圖示為該源極和汲極延伸部116系在該外延硅層 170的生長之前形成，而該源極和汲極區(qū)118系在該外延硅層170的生長之后形成，但是該 延伸部和該區(qū)兩者皆可在該外延硅層的生長之后形成，例如當有足夠低的熱預算時，如圖 17至圖20所示。依據(jù)本發(fā)明的例示實施例，在如圖2所示形成該再氧化側(cè)壁間隔體148之 后，例如二氧化硅的介電材料的覆蓋層(未圖示)系沉積覆蓋在M0S結(jié)構100上。在該介 電材料層上系形成并圖案化光阻(未圖示)，然后蝕刻該介電材料層，如上所述，以形成相 鄰該再氧化側(cè)壁間隔體148并外露在柵極堆棧146之間的襯底106的可棄式(disposable) 間隔層190，如圖17所示。該可棄式間隔層190具有實質(zhì)上相等于該補償間隔體154和相 鄰額外間隔體160的厚度總和的厚度。該外露半導體襯底106之后例如藉由使用HBr/02和 C1化學物質(zhì)的RIE來蝕刻以形成溝槽192于其中。在一個例示實施例中，該溝槽具有約30 至約50nm的深度。在形成該溝槽192之后，在溝槽192內(nèi)外延生長硅層194，如圖18所示。該外延硅 層194可使用如上所述例如用以生長該外延硅層170的制程來生長。該外延硅層194可包 括相當純的硅材料或可包括混合例如鍺、碳、與相似物(例如引入應力至該半導體襯底106 內(nèi)者)的其它元素的硅。該外延硅層194系可生長至特定裝置設計或應用所需的任何厚度。 在例示實施例中，該外延硅層194系可生長至例如約40至約70nm的厚度。藉由例如使用 (冊3丄&、或SF6化學物質(zhì)的RIE來蝕刻、或在例如稀釋HF的濕式蝕刻液以去除可棄式間隔 層190來外露部分之襯底106。參照圖19，可如上述地形成補償間隔體154。在形成補償間隔體154之后，連同該柵極堆棧146 —起使用該再氧化間隔體148和該補償間隔體154作 為用以形成在外延硅層194內(nèi)的源極和汲極延伸部116和襯底106的外露部分的離子注入 掩膜。藉由使用該柵極堆棧146與該間隔體148和154作為離子注入掩膜，該源極和汲極 延伸部系與該柵極堆棧和該間隔體自行對準。該源極和汲極延伸部可藉由上述的制程來形 成，例如藉由摻雜物離子156的離子注入。參照圖20，在形成該源極和汲極延伸部116之后，可如上述地制造額外間隔體160 以填充去除間隔體190所造成的間隙。要注意的是，因為可棄式間隔層190系使用來防止 外延硅生長在柵極電極114上，所以在此實施例中不需要介電層164。該柵極堆棧146、該 再氧化側(cè)壁間隔體148、該補償間隔體154、和額外間隔體160系使用作為離子注入掩膜以 在外延硅層194內(nèi)和硅襯底106中形成深的源極和汲極區(qū)118，因而形成MOS晶體管102和 104。可如上述地例如藉由摻雜物162的離子注入來制造該源極和汲極區(qū)。要了解的是，該 源極和汲極延伸部與區(qū)系也可形成在本方法的各種其它步驟之前或之后。例如，該源極和 汲極延伸部與區(qū)兩者皆可在該外延硅層的生長之前形成，但在該外延硅層生長后再注入摻 雜物離子可能比較好。不管該源極和汲極區(qū)與延伸部是何時形成，依據(jù)本發(fā)明的例示實施例，本方法接 著在MOS結(jié)構100上沉積較佳為二氧化硅層的介電材料層172，如圖11所示。該介電材料 層172系沉積至例如約20至約50nm的厚度。敷設并圖案化光阻層(未圖示)且介電材料 層172的該外露部分之后藉由例如使用CHF3、0&、或SF6化學物質(zhì)的RIE蝕刻來去除以在 外延硅層170上形成柱體174，如圖12所示。之后可用傳統(tǒng)方法去除該光阻。具有不同于 柱體174的蝕刻特性的另一介電材料層176系沉積覆蓋在MOS結(jié)構100上。例如，當柱體 174由氧化硅形成時，層176系可包括氮化硅。該介電材料層176系沉積至例如約40至約 80nm的厚度。該介電材料層176之后經(jīng)過非等向性地蝕刻，例如使用CHF3、CF4、或SF6K學物質(zhì) 的RIE，以形成設置在柱體174附近和柵極堆棧146附近的間隔體178，如圖13所示。之后 蝕刻該柱體174,留下孤立的(free-standing)間隔體178在外延硅層170上，如圖14所 示。在蝕刻柱體174的過程中也可蝕刻外露的介電層164之至少一部分。參照圖15，利用間隔體178作為蝕刻掩膜來蝕刻外延硅層170之外露部分以形成 設置在襯底106的表面112上的鰭128。鰭128包含兩個觸點鰭186，該兩個觸點鰭186各 為設置在柵極堆棧146之間的個別獨立的鰭。該外延硅層170藉由例如使用HBr/02和Cl化 學物質(zhì)的反應式離子蝕刻來蝕刻。如果沒有如上述參照圖10地形成，則源極和汲極區(qū)118 之后可藉由適當?shù)仉s質(zhì)摻雜硅襯底106來形成，如上所述。在形成該源極和汲極區(qū)118的過 程中，也摻雜鰭128。于MOS結(jié)構100上沉積硅化物形成金屬(silicide-forming metal) 的覆蓋層180。例如藉由RTA以加熱該硅化物形成金屬層180來鰭128上和在襯底106的 表面112上形成金屬硅化物層126，如圖16所示。該硅化物形成金屬可為例如鈷(cobalt)、 鎳、錸(rhenium)、或鈀(palladium)、或上述金屬的合金?？沙练e該硅化物形成金屬，例如 藉由濺鍍至約5至50nm的厚度且較佳為約Inm的厚度。沒有與外露硅接觸的任何硅化物 形成金屬，例如沉積在介電層164上的該硅化物形成金屬，其在該RTA過程中不會反應以形 成硅化物，并且之后可藉由H2O2M2SO4或HN03/HCL溶液的濕式蝕刻來去除。在形成該金屬 硅化物層之后，在該MOS晶體管102和104與鰭128上沉積介電材料層124。依據(jù)本發(fā)明的例示實施例，本方法接著圖案化并蝕刻該介電材料層124以形成延伸通過介電材料層124 并外露在觸點鰭186上和在襯底106的表面112上該金屬硅化物層126的至少一部分的觸 點開口 182。該介電材料層可在圖案化前藉由CMP制程進行平坦化。在一個例示實施例中， 設置在一個鰭186的一個側(cè)壁184上的至少該部分的該金屬硅化物層126是外露的。在本 發(fā)明的另一例示實施例中，設置在兩個觸點鰭186的兩個側(cè)壁184上的至少該部分的該金 屬硅化物層126是外露的。在接觸開口 182中形成導電觸點122，俾使該源極和汲極區(qū)可適 當?shù)仉娦赃B接至該集成電路中的其它裝置以實現(xiàn)所想要的電路功能。在本發(fā)明的例示實施 例中，導電觸點122系藉由在觸點開口 180內(nèi)沉積例如TiN(未圖示)的薄第一阻障層與例 如鈦的薄第二阻障層(未圖示)，接著沉積例如W的導電栓(conductive plug)而形成。該 阻障層系用來防止在形成該導電栓過程中所使用的六氟鎢(tungsten hexafluoride)WF6 擴散進入該介電材料層124中以及用來強化該導電栓對該接觸開口壁的黏著力。要了解 的是，可使用其它層以形成導電觸點122。例如，在形成該阻障層之前可沉積鉭(tantalum) 層。在本發(fā)明的例示實施例中，該觸點122的寬度134足夠大且該觸點122相對于該觸點 鰭186來放置，俾使觸點122與至少一個該觸點鰭186的至少一個該側(cè)壁184上的該金屬硅 化物層126物理接觸。因此，界面130系大于寬度134，也就是，大于界面132 (圖28的)， 該界面132系位于觸點122與金屬硅化物層126所位在而不具觸點鰭186的襯底106的該 部分表面112之間。因此，如上述地，在觸點122和該金屬硅化物126之間所增加的界面系 導致接觸電阻的減少，然后造成裝置效能的增加。圖21至圖25系圖示依據(jù)本發(fā)明的另一例示實施例的用以制造MOS結(jié)構200的方 法的剖視圖。圖示在圖21至圖25的該方法相似于圖示在圖1至圖16的該方法之處系在 于其也形成增加在該觸點和該源極和汲極區(qū)之間的該界面的表面積的特征。然而，相對于 鰭，在圖示在圖21至圖25的方法過程中所形成的特征系為溝槽。因此，本方法一開始是圖示在圖1至圖10的步驟，且在摻雜外延硅層170后，例如 氧化硅或較佳為氮化硅的介電材料共形層(conformallayer) 202系沉積覆蓋在MOS結(jié)構 200上，如圖21所示。介電材料層202可沉積至例如約15至約50nm的厚度。如上述地經(jīng) 過非等向性蝕刻層202以形成柵極堆棧146附近的可棄式間隔體204，如圖22所示。參照圖23，把可棄式間隔體204和柵極堆棧146當作蝕刻掩膜來蝕刻外延硅層 170以形成溝槽206。在本發(fā)明的一個例示實施例中，溝槽206終止在外延硅層170內(nèi)。之 后可藉由例如使用濕式清潔步驟或使用對于該外延硅層170和該硅襯底106是高選擇性的 非等向性蝕刻來去除可棄式間隔體204。硅化物形成金屬的覆蓋層180系沉積覆蓋在MOS 結(jié)構200上，如圖24所示。例如藉由RTA以加熱該硅化物形成金屬層180來在外延硅層 170上和溝槽206內(nèi)形成金屬硅化物層126，如圖25所示。在形成該金屬硅化物層后，介電材料層124系沉積覆蓋在MOS結(jié)構200上。圖案化與蝕刻該介電材料層124以形成延伸通過介電材料層124并外露在外延硅層170上的該 金屬硅化物層126的觸點開口 182。導電觸點122之后形成在觸點開口 182中，如上所述。 在本發(fā)明的例示實施例中，該觸點122系夠?qū)挘蚁鄬τ贛OS晶體管102和104而放置，俾 使觸點122的至少一個側(cè)壁212系終止在金屬硅化外延硅層170的頂表面208處，而不是 溝槽206內(nèi)的溝槽表面210上。因此，在該導電觸點122和該金屬硅化物層126之間的該 界面130系大于圖28的該界面132至少該側(cè)壁212中由雙箭頭214指出的高度。因此，增加的界面導致接觸電阻的減少，且因此增加了裝置效能。在本發(fā)明的較佳實施例中，該觸點122系夠?qū)捛蚁鄬τ贛OS晶體管102和104而放置，俾使觸點122的兩個側(cè)壁212都終止在 金屬硅化外延硅層170的頂表面208處，而不是溝槽206內(nèi)的溝槽表面210上。在本發(fā)明的另一例示實施例中，如圖26所示，溝槽206延伸通過外延硅層170并 終止在源極/汲極區(qū)118內(nèi)。因此，由于該溝槽的深度增加，在該觸點122和該金屬硅化物 126之間的該界面系甚至更大。在本發(fā)明的又另一例示實施例中，如圖27所示，外延硅層 170不存在且溝槽206從襯底106的表面112延伸且終止在源極/汲極區(qū)118內(nèi)。因此，消 除了外延生長硅層170的步驟，因此增加了制造裝置的速度。因此，本發(fā)明提供具有較低接觸電阻的MOS結(jié)構。該MOS結(jié)構包括允許該界面的 表面積增加的特征，該界面系位于導電觸點和金屬硅化物層之間且電性耦合至MOS裝置的 源極和汲極區(qū)。因為該接觸電阻系大部分起因于在該觸點和該金屬硅化物層的該界面的該 阻障層材料(例如，因為TiN/Ti阻障層組合的電阻系遠大于鎢觸點的電阻)，增加該界面面 積系導致接觸電阻的有效降低。雖然已在本發(fā)明的前面實施方式提出至少一個例示實施例，但應該了解到還存在 有許多變化形式。也應該了解的是，該例示實施例系只是范例，并不是要以任何方式來限制 本發(fā)明的范圍、應用性、或組構。反而是，前面的實施方式將提供熟知此技藝之人士用以實 現(xiàn)本發(fā)明的例示實施例的方便的準則，要了解的是，可在沒有偏離所附申請專利范圍與他 們的法律相等物的本發(fā)明的范疇下，針對在例示實施例中所述之組件的功能與配置作不同 改變。
權利要求
一種制造MOS結(jié)構(100)的方法，該方法包括下列步驟提供半導體襯底(106)；在該半導體襯底上，制造柵極堆棧(146)；在該半導體襯底內(nèi)，形成對準該柵極堆棧的雜質(zhì)摻雜區(qū)(116)；制造延伸自該雜質(zhì)摻雜區(qū)的相鄰觸點鰭(186)；在該觸點鰭上，形成金屬硅化物層(126)；以及對至少一個該觸點鰭上的該金屬硅化物層的至少一部分制造觸點(122)。
2.如權利要求1所述的方法，其中，制造相鄰觸點鰭(186)的步驟包括下列步驟 外延生長含硅材料(170)覆蓋在該半導體襯底(106)上；以及蝕刻該外延生長含硅材料，以在該半導體襯底上形成兩個相鄰觸點鰭(186)。
3.如權利要求2所述的方法，其中，蝕刻該外延生長含硅材料(170)的步驟包括下列步驟在該外延生長含硅材料上，沉積第一介電材料層(172)； 蝕刻該第一介電材料層，以在該外延生長含硅材料上形成柱體(174)； 在該外延生長含硅材料和該柱體上，沉積第二介電材料層(176)； 蝕刻該第二介電材料層，以形成該柱體附近的間隔體(178)； 去除該柱體；以及使用該間隔體作為蝕刻掩膜，以蝕刻該外延生長含硅材料。
4.如權利要求1所述的方法，其中，制造觸點(122)的步驟包括制造該觸點，使得該觸 點的寬度(134)足夠大，且該觸點相對于該相鄰觸點鰭(186)而放置，以使該觸點在至少一 個該觸點鰭的至少一個側(cè)壁上與該金屬硅化物層(126)物理接觸。
5.如權利要求1所述的方法，其中，制造觸點(122)的步驟包括制造該觸點，使得該觸 點的寬度(134)足夠大且該觸點相對于該相鄰觸點鰭(186)而放置，以使該觸點和該金屬 硅化物層(126)之間的界面(130)大于該觸點和該雜質(zhì)摻雜區(qū)(116)的一部分之間的界面 (132)，該金屬硅化物層位于所述雜質(zhì)摻雜區(qū)(116)的一部分上而不具該觸點鰭。
6.一種制造M0S結(jié)構(200)的方法，該方法包括下列步驟 提供半導體襯底(106)；在該半導體襯底上，制造柵極堆棧(146)；使用該柵極堆棧作為掩膜，注入雜質(zhì)摻雜物至相鄰該柵極堆棧所設置的半導體材料 (170、106)中，其中該半導體材料具有第一表面(208)；蝕刻溝槽(206)至該半導體材料中，以使該半導體材料在該溝槽內(nèi)具有溝槽表面 (210)；在該半導體材料的該第一表面上與該溝槽表面上，形成金屬硅化物層(126)；以及 對該第一表面上的該金屬硅化物層的至少一部分與該溝槽表面上的該金屬硅化物層 的至少一部分制造觸點(122)。
7.如權利要求6所述的方法，進一步包括，在注入雜質(zhì)摻雜物的步驟之前，在該半導體 襯底(106)上外延生長含硅材料(170)的步驟，其中該半導體材料(170)包括該外延生長 含硅材料(170)，且其中注入雜質(zhì)摻雜物至該半導體材料中的步驟包括注入該雜質(zhì)摻雜物 至該外延生長含硅材料的步驟。
8.如權利要求7所述的方法，其中，蝕刻溝槽(206)至該半導體材料(170、106)中的步 驟包括蝕刻該溝槽至該外延生長含硅材料(170)的步驟，以使該溝槽終止在該外延生長含 硅材料內(nèi)。
9.如權利要求7所述的方法，其中，蝕刻溝槽(206)至該半導體材料(170、106)中的步 驟包括蝕刻該溝槽至該外延生長含硅材料(170)和該半導體襯底(106)中的步驟。
10.如權利要求6所述的方法，其中，制造觸點(122)的步驟包括制造該觸點以使該觸 點的側(cè)壁(212)終止在該第一表面(208)上的該金屬硅化物層(126)的步驟，而不是終止 在該溝槽表面(210)。
全文摘要
本發(fā)明提供具有較低接觸電阻的MOS結(jié)構(100、200)與制造此MOS結(jié)構的方法。在一個方法中，提供半導體襯底(106)且在該半導體襯底上制造柵極堆棧(146)。在該半導體襯底內(nèi)形成對準該柵極堆棧的雜質(zhì)摻雜區(qū)(116)。制造延伸自該雜質(zhì)摻雜區(qū)的相鄰觸點鰭(186)且在該觸點鰭上形成金屬硅化物層(126)。對至少一個該觸點鰭上的該金屬硅化物層的至少一部分制造觸點(122)。
文檔編號H01L21/336GK101836282SQ200880107662
公開日2010年9月15日 申請日期2008年7月18日 優(yōu)先權日2007年8月20日
發(fā)明者S·巴拉蘇布拉馬尼安 申請人:格羅方德半導體公司