一種絕緣體上硅電路esd全局保護(hù)結(jié)構(gòu)的制作方法

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導(dǎo)航： X技術(shù)> 最新專利>電氣元件制品的制造及其應(yīng)用技術(shù)

專利名稱：一種絕緣體上硅電路esd全局保護(hù)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種絕緣體上硅(SOI)電路靜電放電防護(hù)(ESD)全局保護(hù)結(jié)構(gòu)。
背景技術(shù)：
隨著半導(dǎo)體行業(yè)的發(fā)展，特別是進(jìn)入深亞微米尺度以后，一方面氧化層的擊穿電壓將大幅度降低；另一方面由于SOI技術(shù)硅膜薄、散熱能力差等特點，使得輸出管的漏端靜電放電(ESD)防護(hù)能力也變得非常差。由此導(dǎo)致SOI電路的ESD防護(hù)問題變得非常嚴(yán)重。
為了克服這一問題，業(yè)界采用了對與PAD相連接的結(jié)構(gòu)進(jìn)行SAB 技術(shù)保護(hù)處理。但實驗證明雖然此做法對SOI電路進(jìn)行處理后，電路能在國際ESD標(biāo)準(zhǔn)的測試框架下有效提高電路的抗ESD能力，但卻難于提高M(jìn)OS管在不漏電的情況下承受的ESD電壓。即雖然電路經(jīng)過 SAB處理后，按照微安級漏電的ESD標(biāo)準(zhǔn)測試其性能可以大大提升，但實際上電路已經(jīng)有漏電問題了。
另外雖然在體硅工藝中，臺灣交通大學(xué)的柯明道教授采用了環(huán)線瀉流管結(jié)構(gòu)(CLAMP)從旁路來瀉放ESD電流。但在SOI電路中由于輸出管抗ESD能力非常差，按其所述方法加入瀉流管結(jié)構(gòu)猶如杯水車薪，難于使電路達(dá)到2000V ESD免疫能力。
另外同樣由于SOI MOS管抗ESD能力非常差，當(dāng)輸入端按體硅技術(shù)采用柵寬較小的MOS管作次級保護(hù)結(jié)構(gòu)時，次級保護(hù)結(jié)構(gòu)自身也比體硅技術(shù)中的次級保護(hù)結(jié)構(gòu)更容易損壞。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題有鑒于此，本發(fā)明的主要目的在于針對上述問題，提供一種SOI
電路ESD全局保護(hù)結(jié)構(gòu)，以提高SOI集成電路靜電放電防護(hù)性能。
(二)技術(shù)方案
為達(dá)到上述目的，本發(fā)明提供了一種SOI電路ESD全局保護(hù)結(jié)構(gòu)，
該結(jié)構(gòu)包括
一組位于輸入端的初級ESD保護(hù)結(jié)構(gòu)102/102';
一組位于輸入端的次級ESD保護(hù)結(jié)構(gòu)104/104';
一位于輸入端初級ESD保護(hù)結(jié)構(gòu)102/102'與次級ESD保護(hù)結(jié)構(gòu) 104/104'之間的電阻保護(hù)結(jié)構(gòu)103;
一組位于輸出端/雙向端的輸出ESD保護(hù)結(jié)構(gòu)107/107';
一位于輸出端或雙向端輸出金屬氧化物半導(dǎo)體MOS管203/203' 的漏電極與輸出ESD保護(hù)結(jié)構(gòu)107/107'之間的智能電阻保護(hù)結(jié)構(gòu)
106;
一組位于輸出端/雙向端輸出MOS管203/203'的漏電極與智能電阻保護(hù)結(jié)構(gòu)106之間的RC結(jié)構(gòu)控制的輸出瀉流管結(jié)構(gòu)105/105';
一個或多個位于電源環(huán)線VDD與地線環(huán)線GND之間的二極管保護(hù)結(jié)構(gòu)109;
多個位于電源環(huán)線VDD與地線環(huán)線GND之間的環(huán)線瀉流管保護(hù) 結(jié)構(gòu)lll;以及
在電源環(huán)線VDD與環(huán)線瀉流管保護(hù)結(jié)構(gòu)lll之間的智能電阻結(jié)構(gòu)
110。
優(yōu)選地，所述初級ESD保護(hù)結(jié)構(gòu)102/102'是一組二極管結(jié)構(gòu)，其中，二極管102的N極與電源環(huán)線VDD相連接，P極與輸入端lOl 相連接；二極管102'的N極與輸入端101相連接，P極與地線環(huán)線 GND相連接。
優(yōu)選地，所述二極管包括柵控二極管。
優(yōu)選地，所述次級ESD保護(hù)結(jié)構(gòu)是一組柵極接死的MOS管結(jié)構(gòu)，包括一個P型金屬氧化物半導(dǎo)體管PMOS104和一個N型金屬氧化物半導(dǎo)體管NMOS104'。優(yōu)選地，所述PMOS104管的源、柵、體三個電極與電源環(huán)線VDD 相連接，漏電極與由PMOS管201和NMOS管201'組成的輸入CMOS
管的柵極相連接；
所述NMOS管104'源、柵、體三個電極與地線環(huán)線GND相連接，漏電極與由PMOS管201和NMOS管201'組成的輸入CMOS管的柵極相連接；
所述PMOS管104和畫OS管104'柵寬的比值在1: 3與3: l之間。
優(yōu)選地，所述輸入端電阻保護(hù)結(jié)構(gòu)103是一種部分或全部硅化物處理的多晶硅電阻，位于初級ESD保護(hù)結(jié)構(gòu)102/102'與輸入端101 的共同連接點和次級ESD保護(hù)結(jié)構(gòu)104/104'的漏電極連接點之間，該多晶硅電阻的阻值為5至500歐姆。
優(yōu)選地，所述輸出ESD保護(hù)結(jié)構(gòu)107/107'是一組二極管結(jié)構(gòu)，其中，二極管107的N極與電源環(huán)線VDD相連接，P極與輸出端/雙向端108相連接；二極管107'的N極與輸出端/雙向端108相連接，P 極與地線環(huán)線GND相連接。
優(yōu)選地，所述二極管包括柵控二極管。
優(yōu)選地，所述輸出端或雙向端使用的RC控制輸出瀉流管結(jié)構(gòu)是一組RC電路控制的MOS管結(jié)構(gòu)105/105'，控制PMOS管結(jié)構(gòu)105 的RC電路由電阻301和電容302構(gòu)成，控制NMOS管結(jié)構(gòu)105'的 RC電路由電阻301'和電容302'構(gòu)成。
優(yōu)選地，所述電阻301—端與電源環(huán)線相連接，另一端與電容302 相連接；電容302的另一端與地線環(huán)線GND相連接；
所述PMOS管結(jié)構(gòu)105的源、體電極與電源環(huán)線VDD相連接，漏電極與由PMOS管203和NMOS管203'形成的輸出CMOS管的漏電極相連接，柵極與電阻301和電容302的共同端相連接；
所述電阻301' —端與地線環(huán)線GND相連接，另一端與電容302 '相連接；電容302'的另一端與電源環(huán)線VDD相連接；
所述NMOS管105'的源、體電極與地線環(huán)線GND相連接，漏電極與由PMOS管203和NMOS管203'形成的輸出CMOS管的漏電極相連接，柵極與電阻301'和電容302'的共同端相連接。
優(yōu)選地，所述智能電阻保護(hù)結(jié)構(gòu)106位于輸出瀉流管結(jié)構(gòu)105/105 '的共同漏端與輸出ESD保護(hù)結(jié)構(gòu)107/107'的共同端之間，阻值為l 至100歐姆。
優(yōu)選地，所述環(huán)線瀉流管保護(hù)結(jié)構(gòu)111是一組由電阻303、電容 304組成的RC電路控制的環(huán)線瀉流管NMOS保護(hù)結(jié)構(gòu)，其中，電阻 303 —端與地線環(huán)線GND相連接，另一端與電容304相連接，電容304 的另一端與電源線環(huán)線VDD相連接；環(huán)線瀉流管保護(hù)結(jié)構(gòu)111的源、體電極與地線環(huán)線GND相連接，漏電極與智能電阻結(jié)構(gòu)110的一端連接，柵極與電阻303和電容304的共同端相連接。
優(yōu)選地，所述智能電阻結(jié)構(gòu)110—端與電源環(huán)線VDD相連接，另一端與環(huán)線瀉流管保護(hù)結(jié)構(gòu)111的漏電極相連接，阻值為0.5至50歐姆。
(三)有益效果
從上述方案中可以看出，本發(fā)明具有以下效果
1、本發(fā)明提供的這種SOI電路ESD全局保護(hù)結(jié)構(gòu)，通過在輸出端/雙向端108加入一電阻結(jié)構(gòu)106和RC(分別由電阻301 、302和301'、 302')控制的瀉流管結(jié)構(gòu)105、 105'及輸出ESD保護(hù)結(jié)構(gòu)107、 107'保護(hù)輸出端/雙向端，當(dāng)輸出端/雙向端PAD 108對地端PAD (GND)打正電壓的情況時，(另一輸出ESD保護(hù)結(jié)構(gòu)107的二極管承受反偏 ESD電壓時與此類似)，輸出端/雙向端輸出NMOS管203'和輸出瀉流管結(jié)構(gòu)105'承受一定的ESD電流并在串聯(lián)電阻106上產(chǎn)生一電壓降，大幅提升了輸出端/雙向端PAD 108上的電壓。此電壓經(jīng)過輸出ESD 保護(hù)結(jié)構(gòu)107 (二極管)，推動電源環(huán)線(VDD)與地線環(huán)線(GND) 之間的環(huán)線瀉流管結(jié)構(gòu)111瀉放ESD電流到地端PAD (GND)上，克服了 SOI電路中環(huán)線瀉流管結(jié)構(gòu)難于成為主要ESD電流灣放通道的問題。
2、本發(fā)明提供的這種SOI電路ESD全局保護(hù)結(jié)構(gòu)，通過在環(huán)線瀉流管結(jié)構(gòu)111與電源環(huán)線(VDD)之間加入電阻110結(jié)構(gòu)，平衡了
8電源環(huán)線(VDD) /地線環(huán)線(GND)寄生電阻的影響，促進(jìn)了多個環(huán) 線瀉流管之間能夠協(xié)同工作，克服了單個環(huán)線瀉流管結(jié)構(gòu)瀉放ESD電流能力有限的問題。
3、本發(fā)明提供的這種SOI電路ESD全局保護(hù)結(jié)構(gòu)，采用加大輸入端次級保護(hù)結(jié)構(gòu)PMOS 104與NMOS 104'柵寬及限制PMOS 104與 NMOS 104'柵寬比例的方法，并適當(dāng)加大輸入端保護(hù)電阻103的阻值，提高了次級保護(hù)結(jié)構(gòu)自身的抗ESD能力并有效地達(dá)到了保護(hù)由PMOS 管201和NMOS管201'組成的輸入CMOS(互補型金屬氧化物半導(dǎo)體) 管柵極的目的。
4、本發(fā)明提供的這種SOI電路ESD全局保護(hù)結(jié)構(gòu)，由于前述所加電阻103、 106、 110有可能會影響到電路的電學(xué)特性，還發(fā)明了一種智能電阻結(jié)構(gòu)，此結(jié)構(gòu)克服了 SAB蓋住的POLY電阻或其它攙雜多晶/SOI硅膜電阻，在承受ESD電流時發(fā)熱，導(dǎo)致電阻由于雜質(zhì)激活，出現(xiàn)ESD電流后阻值發(fā)生變化的問題，并防止了電阻在大的ESD電流下阻值突然大幅度降低的問題(智能電阻在承受允許的ESD電流的過程中阻值會變大)，達(dá)到了采用較小阻值電阻獲得更安全、有效的ESD 防護(hù)能力的目的。
5、本發(fā)明提供的這種SOI電路ESD全局保護(hù)結(jié)構(gòu)，即使輸出MOS 管203、 203'自身防護(hù)能力非常差，也能讓它獲得良好的防護(hù)能力，達(dá) 到了在輸出端串聯(lián)較小阻值電阻106就可以獲得更加安全、穩(wěn)定的ESD 防護(hù)能力的目的。
6、本發(fā)明提供的這種SOI電路ESD全局保護(hù)結(jié)構(gòu)，提高了輸入端101、輸出端/雙向端108及電源(VDD) /地(GND)端PAD的抗 ESD能力，全面提升了SOI電路的抗ESD性能。

圖1為本發(fā)明提供的SOI電路的ESD全局保護(hù)結(jié)構(gòu)示意圖2為本發(fā)明提供的SOINMOS管的ESD特性曲線；
圖3為本發(fā)明提供的NMOS管柵氧擊穿特性曲線；
圖4為本發(fā)明提供的SOINMOS管在不同漏端SAB寬度時的ESDIV特性曲線；
圖5為本發(fā)明提供的輸出端串聯(lián)電阻對電路瞬態(tài)電學(xué)性能的影響曲線；
圖6為本發(fā)明提供的環(huán)線瀉流管串聯(lián)電阻對電路抗ESD性能的影響曲線；
圖7為本發(fā)明提供的智能電阻結(jié)構(gòu)的ESDIV (電流電壓)特性曲
線；
圖8為本發(fā)明提供的雜質(zhì)導(dǎo)電電阻的ESDIV特性曲線；圖9 (a)為將本發(fā)明涉及的，控制輸出瀉流管105'的RC結(jié)構(gòu)放在輸出端/雙向端PAD108與GND之間時(即電容302'與電源環(huán)線連接的一端改為與輸出端/雙向端PAD 108連接在一起)，輸出端/雙向端 PAD在5V， 500ns脈沖電壓作用下輸出瀉流管105'柵極電壓變化情況圖9 (b)為將本發(fā)明涉及的，控制輸出瀉流管105'的RC結(jié)構(gòu)按本發(fā)明方法放在VDD與GND之間時，VDD接5V直流電源，輸出端 /雙向端PAD在5V， 500ns脈沖電壓作用下輸出瀉流管105'柵極電壓變化情況圖10本發(fā)明提供的SOI電路的ESD全局保護(hù)結(jié)構(gòu)的一種輸入端簡化結(jié)構(gòu)示意圖11本發(fā)明提供的SOI電路的ESD全局保護(hù)結(jié)構(gòu)的一種輸出端/ 雙向端簡化結(jié)構(gòu)示意圖。
具體實施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。
如圖1所示，圖1為本發(fā)明提供的SOI電路ESD全局保護(hù)結(jié)構(gòu)示意圖。該ESD全局保護(hù)結(jié)構(gòu)包含一組放置在輸入端的初級ESD保護(hù)結(jié) 構(gòu)102/102'、一組放置在輸入端的次級ESD保護(hù)結(jié)構(gòu)104/104'、一個放置在輸入端初級ESD保護(hù)結(jié)構(gòu)與次級ESD保護(hù)結(jié)構(gòu)之間的電阻保護(hù) 結(jié)構(gòu)103、一組放置在輸出端/雙向端的輸出ESD保護(hù)結(jié)構(gòu)107/107'、一個放置在輸出端或雙向端輸出MOS管203/203'的漏電極與輸出ESD 保護(hù)結(jié)構(gòu)之間的智能電阻保護(hù)結(jié)構(gòu)106、一組放置在輸出端/雙向端輸出MOS (金屬氧化物半導(dǎo)體)管203/203'的漏電極與智能電阻保護(hù)結(jié) 構(gòu)106之間的RC結(jié)構(gòu)(分別由301、 302和301'、 302')控制的輸出瀉流管結(jié)構(gòu)105/105'、一個或多個放置在電源環(huán)線(VDD)與地線環(huán) 線(GND)之間的二極管保護(hù)結(jié)構(gòu)109、多個放置在在電源環(huán)線(VDD) 與地線環(huán)線(GND)之間的環(huán)線瀉流管保護(hù)結(jié)構(gòu)111以及在電源環(huán)線
(VDD)與各環(huán)線瀉流管保護(hù)結(jié)構(gòu)之間放置的智能電阻結(jié)構(gòu)110。其中，初級ESD保護(hù)結(jié)構(gòu)102/102'是一組二極管結(jié)構(gòu)(包括柵控
二極管結(jié)構(gòu))。
其中二極管102的N極與電源環(huán)線(VDD)相連接，P極與輸入端101相連接；二極管102'的N極與輸入端101相連接，P極與地線環(huán)線(GND)相連接。
次級ESD保護(hù)結(jié)構(gòu)是一組柵極接死的MOS管結(jié)構(gòu)，包括一個 PMOS管(P型金屬氧化物半導(dǎo)體)104和一個NMOS管(N型金屬氧化物半導(dǎo)體)104'。 PMOS管104源、柵、體三個電極與電源環(huán)線 (VDD)相連接，漏電極與由PMOS管201和NMOS管201'組成的輸入CMOS管的柵極相連接；NMOS管104'源、柵、體三個電極與地線環(huán)線(GND)相連接，漏電極與由PMOS管201和NMOS管201' 組成的輸入CMOS管的柵極相連接。
輸入端電阻保護(hù)結(jié)構(gòu)103是一種部分或全部硅化物處理了的多晶硅電阻，放置在初級ESD保護(hù)結(jié)構(gòu)102、 102'與輸入端的共同連接點和次級保護(hù)結(jié)構(gòu)104、 104'的漏電極連接點之間。
輸出ESD保護(hù)結(jié)構(gòu)107/107'是一組二極管結(jié)構(gòu)(包括柵控二極管結(jié)構(gòu))。其中二極管107的N極與電源環(huán)線(VDD)相連接，P極與輸出端/雙向端108相連接；二極管107'的N極與輸出端/雙向端108 相連接，P極與地線環(huán)線(GND)相連接。
輸出端或雙向端使用的RC控制輸出瀉流管結(jié)構(gòu)是指一組分別由電阻301、電容302組成的RC電路控制的PMOS管結(jié)構(gòu)105和電阻 301'、電容302'組成的RC電路控制的NMOS管結(jié)構(gòu)105'。其中電阻301 —端與電源環(huán)線相連接，另一端與電容302相連
接；電容302的另一端與地線環(huán)線(GND)相連接；PMOS管105的源、體電極與電源環(huán)線(VDD)相連接，漏電極與由PMOS管203 和NMOS管203'形成的輸出CMOS管的漏電極相連接，柵極與電阻 301和電容302的共同端相連接。電阻301'—端與地線環(huán)線(GND) 相連接，另一端與電容302'相連接；電容302'的另一端與電源環(huán)線 (VDD)相連接；NMOS管105'的源、體電極與地線環(huán)線(GND)相連接，漏電極與由PMOS管203和NMOS管203'形成的輸出CMOS 管的漏電極相連接，柵極與電阻301鄰電容302'的共同端相連接。
輸出端使用的電阻結(jié)構(gòu)106是一種智能電阻結(jié)構(gòu)。放置在輸出灣流管結(jié)構(gòu)105和105'的共同漏端與輸出ESD保護(hù)結(jié)構(gòu)107和107'的共同端之間。
RC結(jié)構(gòu)控制的環(huán)線瀉流管保護(hù)結(jié)構(gòu)，是指一組由電阻303、電容 304組成的RC電路控制的NMOS管(環(huán)線瀉流管)111結(jié)構(gòu)，其中電阻303 —端與地線環(huán)線(GND)相連接，另一端與電容304相連接，電容304的另一端與電源線環(huán)線(VDD)相連接；NMOS管111的源、體電極與地線環(huán)線(GND)相連接，漏電極與智能電阻結(jié)構(gòu)110的一端連接，柵極與電阻303和電容304的共同端相連接。
電源環(huán)線(VDD)與各環(huán)線瀉流管保護(hù)結(jié)構(gòu)之間采用的智能電阻結(jié)構(gòu)lio，其一端與電源環(huán)線相連接，另一端與瀉流管保護(hù)結(jié)構(gòu)111 的漏電極相連接。
當(dāng)施加ESD電壓使得輸入端初級ESD保護(hù)結(jié)構(gòu)102/102'、輸出端/ 雙向端的輸出ESD保護(hù)結(jié)構(gòu)107/107'、VDD與GND之間二極管保護(hù)結(jié)構(gòu) 109中的某一二極管對ESD測試系統(tǒng)的地線處于正偏狀態(tài)時，即輸入 PAD 101或輸出端/雙向端PAD 108對電源線VDD施加正的ESD電壓或對地線施加負(fù)的ESD電壓以及GND線對VDD線施加正的ESD電壓或 VDD線對GND線施加負(fù)的ESD電壓等情況下，相應(yīng)的二極管利用其正偏狀態(tài)低的電阻特性起主要瀉放ESD電流的作用。
此外，當(dāng)輸入端PAD IOI對地線GND施加正的ESD電壓時，輸入 PAD 101與VDD之間的初級ESD保護(hù)結(jié)構(gòu)二極管102導(dǎo)通，通過灣流管
12保護(hù)結(jié)構(gòu)111將ESD電流瀉放到ESD測試系統(tǒng)的地線上，此時次級ESD 保護(hù)結(jié)構(gòu)NMOS管104'擊穿，并被電阻103限流，使得輸入管201/20r 柵極電壓比輸入PAD IOI低，保證了輸入管柵極不會發(fā)生柵氧擊穿問題。
當(dāng)輸出端/雙向端PAD108對地線施加正的ESD電壓時，輸出端/雙向端PAD 108與VDD之間的輸出ESD保護(hù)結(jié)構(gòu)二極管107導(dǎo)通，通過瀉流管保護(hù)結(jié)構(gòu)111將ESD電流瀉放到ESD測試系統(tǒng)的地線上，此時放置在輸出端或雙向端輸出MOS管的漏電極與智能電阻保護(hù)結(jié)構(gòu)之間的 RC (阻容)控制的輸出瀉流管結(jié)構(gòu)105'在偵測到ESD電壓后擊穿，并被智能電阻106限流，使得輸出管203'的漏極電壓比輸出端/雙向端PAD 108低得多，保護(hù)了輸出管203'不被ESD電流燒毀；
當(dāng)VDD PAD對GND PAD施加正的ESD電壓時，渾流管保護(hù)結(jié)構(gòu) lll直接將ESD電流瀉放到ESD測試系統(tǒng)的地線上，起到了主要ESD電流瀉放通道作用。初級ESD保護(hù)結(jié)構(gòu)二極管102/102'承受反偏ESD電壓的各種情況，與前述輸入端PAD IOI對地線GND施加正的ESD電壓(二極管102'承受反偏ESD電壓)的情況類似；輸出ESD保護(hù)結(jié)構(gòu)107/107' 承受反偏ESD電壓的各種情況，與前述輸出端/雙向端PAD 108對地線 GND施加正的ESD電壓(二極管107'承受反偏ESD電壓)的情況類似。
相對于以往的全局保護(hù)結(jié)構(gòu)，由于SOI電路中單管抗ESD能力要比體硅器件相差數(shù)倍，本發(fā)明使用了智能電阻結(jié)構(gòu)106來提高輸出端/雙向端PAD 108與輸出管203/203'漏電極之間的電壓差以及使用智能電阻結(jié) 構(gòu)110平衡各瀉流管111的協(xié)同開啟特性，以更大程度地發(fā)揮VDD與 GND之間瀉流管111的作用；并且使用了帶RC控制的輸出灣流管 105/105'以解決輸出管難于承受足夠大的ESD電流以在智能電阻106上產(chǎn)生足夠大的電壓降問題；本發(fā)明同時加大了輸入端次級保護(hù)結(jié)構(gòu)寬長比，以解決SOI MOS管承受ESD能力比相應(yīng)體硅器件差得多而發(fā)生次級保護(hù)結(jié)構(gòu)自身燒毀的問題。其中，所采用的帶RC控制的輸出瀉流管105/105'克服了瀉流管在輸出端/雙向端發(fā)生0至1或1至0變化時出現(xiàn) 的百納秒級漏電問題，所采用的智能電阻結(jié)構(gòu)具有正的溫度特性，克服了雜質(zhì)導(dǎo)電電阻在大的ESD電流下由于本征電離出現(xiàn)的負(fù)的溫度特性問題。
以下將通過具體的實驗數(shù)據(jù)進(jìn)行進(jìn)一步論述
隨著集成電路關(guān)鍵尺寸的等比例縮小，一方面柵氧擊穿電壓降低，另一方面，漏端在電學(xué)擊穿后，能承受的電壓也大幅度下降，如圖2 和圖3所示。雖然銅互連工藝和多層布線工藝能降低電源/地線電阻，減小了 ESD電流在電源/地線上的壓降；增加二極管面積也能降低二極管上的電壓降。但由于MOS管的電壓承受能力大幅度降低，單顆芯片
的面積規(guī)模增大，特別是很多情況下還使用混合電源，使得在有限面
積下要全方位地降低ESD電流路徑上的電阻值很困難，以至于在2007 年的ESD國際會議上廣泛提出了降低芯片抗ESD能力的需求。
本發(fā)明通過在多個地方加入智能電阻結(jié)構(gòu)，改善敏感區(qū)域電位的方法來獲得良好的全局ESD防護(hù)性能，達(dá)到了良好的效果。以下我們將從改善SOI電路的抗ESD性能入手，全面論述本發(fā)明是如何提升SOI 電路的抗ESD性能的。
SAB技術(shù)對體硅電路的ESD防護(hù)性能起到了良好的提升效果，但是在SOI工藝中，由于薄的導(dǎo)電通道，難于獲得體硅中所述的改變電流通道的效果，實驗結(jié)果如圖4所示。圖中左邊曲線是打完ESD后的漏電曲線，右邊是100ns TLP (傳輸線脈沖發(fā)生器)系統(tǒng)施加ESD電流過程中的IV曲線。DSB是漏端的SAB寬度。從圖中可以看出，SAB 對NMOS管開始漏電的ESD電壓點沒有任何緩解作用，但對于擊穿的電壓點起到了很好的推遲作用，這是因為雖然SAB結(jié)構(gòu)在SOI電路中沒有起到改變電流通道的作用，但由于其電阻特性，以DSB5.5為例，雖然正常工作時整個NMOS管在snapback后動態(tài)電阻約為10歐姆，而DSB電阻約為1.1歐姆，DSB電阻比溝道區(qū)MOS管電阻(約為8.9 歐姆)要小，但在器件進(jìn)入第一個負(fù)阻區(qū)后，器件電阻激烈降低，局部出現(xiàn)了熱致負(fù)阻現(xiàn)象，此時SAB電阻可以起到限流作用。我們不妨假設(shè)局部有W=5.5,的區(qū)域先出現(xiàn)熱致負(fù)阻現(xiàn)象，正常時MOS管區(qū) 域電阻為485歐姆，SAB電阻為60歐姆，進(jìn)入熱負(fù)阻區(qū)后如果沒有 SAB電阻，器件直接會在局部出現(xiàn)燒毀現(xiàn)象，如圖4的silicide IV曲線；在5.5)umDSB結(jié)構(gòu)中，由于60歐姆的電阻存在，其最大電流受到了限制，電流能夠很好地分散到更大面積的負(fù)阻區(qū)域，防止了局部負(fù)
阻現(xiàn)象過嚴(yán)重出現(xiàn)柵氧擊穿問題，如圖4DSB5.5 IV曲線。從上面的分析可以看出，采用SAB技術(shù)能很好地提高器件抗ESD安全性，但其無法改善電路的ESD免疫性能。
從上面的分析及圖4、圖2可以看出，SOI器件的抗ESD性能非常差，并且用常規(guī)的方法無法改善其ESD免疫性能。
為了改善SOI電路輸出端、雙向端的ESD性能，需要在輸出MOS 管203/203'的漏端與輸出ESD保護(hù)電路(二極管)107/107'之間加入一個電阻106以提高輸出MOS管損壞時輸出PAD 108與VDD或GND 之間的電壓降，用于推動輸出ESD保護(hù)電路(二極管)1077107、環(huán) 線瀉流管結(jié)構(gòu)111瀉放ESD電流。在不加電阻結(jié)構(gòu)時，我們從圖4可以看出，輸出NMOS管203'提供給ESD旁路電路的保護(hù)窗口只有3 至3.5V (能有效瀉放ESD電流并且不會導(dǎo)致漏電的區(qū)域，約為6V至 9V之間)，而二極管開始具有ESD瀉放能力的電壓約為1.35V, W=150pm的二極管內(nèi)阻大于3歐姆。則通過0.5A電流時在二極管上的電壓降就將達(dá)到2.85V，實際情況是如果二極管不采用良好的結(jié)構(gòu)性能將更加惡劣。另外還有鋁線電阻等問題，實際上要想不在輸出端進(jìn) 一步提升PAD 108電壓的情況下，大幅度改善SOI電路自身的ESD性能可能性很小。當(dāng)在輸出端采用10歐姆電阻106時，同樣在0.5A的情況下，PAD 108電壓可以達(dá)到14V，假設(shè)環(huán)線瀉流管結(jié)構(gòu)需要9.5V 來推動，則會有4.5V的富余來推動二極管107及鋁線電阻，而采用20 歐姆時，推動二極管107及鋁線電阻的電壓則可以達(dá)到9.5V，適當(dāng)改善二極管的性能，則可以達(dá)到良好的ESD防護(hù)性能。同時我們也很容易想象得到在輸出端插入電阻106會影響到電路的電學(xué)特性，為了確保其在可以接受的范圍，模擬了不同負(fù)載條件下插入電阻對電路瞬態(tài) 電學(xué)特性的影響情況，如圖5所示，圖中Tr2是脈沖上升時間(輸入脈沖上升、下降時間都是6ns)， Tf2是下降時間，Pr2是上升沿傳輸延時，Pf2是下降沿傳輸延時；50p/15p是負(fù)載電容(單位為pF)。從圖中可以看出，電阻阻值在一定范圍內(nèi)，對電路電學(xué)特性的影響是有限的。將輸出端/雙向端PAD108電壓抬升只完成了 ESD架構(gòu)的一部分，還要有足夠的電流瀉放通道才算完成了輸出端/雙向端的ESD防護(hù)架構(gòu)。為了解決這一問題，在電源環(huán)線(VDD)與地線環(huán)線(GND)之間加入了多個環(huán)線瀉流管結(jié)構(gòu)111，由于電源環(huán)線(VDD)與地線環(huán) 線(GND)存在寄生電阻，環(huán)線瀉流管111要盡量均勻放置；另外當(dāng) 要求瀉放大的ESD電流時，各環(huán)線瀉流管lll難于完全協(xié)同工作，為了改善此性能，需要在環(huán)線瀉流管結(jié)構(gòu)與電源環(huán)線(VDD)之間加入一電阻結(jié)構(gòu)110，不同阻值對電路ESD性能的影響見圖6，圖中ESD 電流為電路承受該ESD電流后電路開始出現(xiàn)nA級漏電問題的電流點。當(dāng)電阻為O歐姆時，ESD薄弱點是環(huán)線瀉流管結(jié)構(gòu)111，電阻為10歐姆時為輸出MOS管結(jié)構(gòu)203/203'。
我們從圖3可以看出，當(dāng)柵氧厚度較厚時，輸入端可以不采用次級保護(hù)結(jié)構(gòu)104/104'及電阻結(jié)構(gòu)103，但當(dāng)柵氧厚度很薄時，則不得不采用次級保護(hù)結(jié)構(gòu)104/104'來解決柵氧擊穿問題，與體硅技術(shù)不同，從圖2可以看出，要想在SOI電路中獲得良好的次級保護(hù)效果，次級保護(hù)MOS管104/104'柵寬要很寬才行。
作為本發(fā)明的重點，本發(fā)明所用智能電阻106、 IIO與利用雜質(zhì)導(dǎo) 電的電阻不同，這主要是因為他們之間的導(dǎo)電機理不一樣所致硅化物導(dǎo)電是導(dǎo)體導(dǎo)電機制，溫度越高，電阻越高；而雜質(zhì)導(dǎo)電是半導(dǎo)體導(dǎo)電機制，雖然開始時溫度越高，電阻會上升，但由于更高溫度下半導(dǎo)體存在雜質(zhì)電離及本征電離現(xiàn)象，會使得其電阻率大幅度降低。實驗結(jié)果如圖7和圖8所示，其中圖7為硅化物電阻，圖8為SAB保護(hù) 下的雜質(zhì)導(dǎo)電電阻；25ns， 50ns， 75ns為100nsTLP系統(tǒng)施加的100ns ESD方波過程中的時間點。從圖7可以看出硅化物電阻正的溫度特性，在電流為1A時電阻阻值最大甚至可以提高3倍，此電阻除了正的溫度特性以外，還具有ESD后電阻非常穩(wěn)定的特性。相對于本發(fā)明電阻，雜質(zhì)導(dǎo)電電阻在0.5A時就開始出現(xiàn)熱致負(fù)阻特性，在1.5A時降幅甚至可以達(dá)到4倍，除此之外，此電阻在小電流的ESD電壓后會出現(xiàn)回火特性，電阻降低，之后電阻又變大，性能不穩(wěn)定。故在輸出端/雙向端的電阻106和環(huán)線瀉流管111與VDD之間的電阻IIO等大電流小電阻結(jié)構(gòu)都必須采用此智能電阻結(jié)構(gòu)。雖然雜質(zhì)導(dǎo)電電阻有比較多的問題，但由于用智能電阻結(jié)構(gòu)制作大電阻很困難并且雜質(zhì)電阻在承受小的ESD電流時性能也算穩(wěn)定，故本發(fā)明在采用大電阻、小電流的輸入端電阻結(jié)構(gòu)103時則根據(jù)需求部分或全部采用了雜質(zhì)導(dǎo)電電阻結(jié)構(gòu)。
除此之外，由圖4可以看出SOI輸出管的抗ESD能力很差，當(dāng)有需求使輸出管制作成柵寬很小的器件時，器件所能提供的ESD防護(hù)能力非常有限，為了克服這一問題，如圖1所示，在輸出端MOS管203/203' 的漏極與智能電阻106之間加入了一組RC控制的輸出瀉流管結(jié)構(gòu) 105/105'。當(dāng)輸出PAD 108與地線GND之間的二極管107'承受反偏ESD 電壓時，電壓波經(jīng)過PAD 108與VDD之間的二極管107到達(dá)VDD線，并使電容302'耦合到一個電壓，促進(jìn)與輸出NMOS管203'并聯(lián)的輸出瀉流管105'比輸出管203'先行開啟，瀉放ESD電流，并在串聯(lián)的智能電阻106上產(chǎn)生電壓降用于推動VDD與GND之間的環(huán)線瀉流管電路瀉放ESD電流。當(dāng)輸出PAD 108與地線VDD之間的二極管107承受反偏ESD電壓時，電壓波經(jīng)過PAD 108與GND之間的二極管107'到達(dá)GND線，并使電容302耦合到一個電壓，促進(jìn)與輸出PMOS管203 并聯(lián)的輸出瀉流管105比輸出管PMOS管203先行開啟，瀉放ESD電流，并在串聯(lián)的智能電阻上產(chǎn)生電壓降用于推動VDD與GND之間的環(huán)線瀉流管電路瀉放ESD電流。在本發(fā)明中，將控制輸出瀉流管 105/105'的RC電路放在VDD與GND之間，如圖9(a)和圖9 (b)所示，可以解決將控制輸出瀉流管105/105'的RC電路放在輸出PAD108 與VDD或GND之間，在PAD108承受0—H或1一>0變化時，由于 RC時間的影響會在輸出瀉流管105/105'柵極產(chǎn)生一個電壓降，導(dǎo)致輸出瀉流管105/105'MOS管開啟而出現(xiàn)百納秒級的漏電問題。
本發(fā)明提供了一套全面的SOIESD全局保護(hù)結(jié)構(gòu)。除此之外，作為SOI電路的具體實施例，在一些自身抗ESD能力就比較強壯的PAD 上，還可以使用簡化結(jié)構(gòu)以節(jié)約生產(chǎn)成本。如圖3所示，隨著柵氧化層厚度的增加，柵極擊穿電壓大幅度增加，由此，在柵極擊穿電壓很大的情況下(如柵氧厚度達(dá)到18nm的情況)，次級ESD保護(hù)結(jié)構(gòu) 104/104'和電阻結(jié)構(gòu)103可以不使用。簡化結(jié)構(gòu)如圖10所示，此時輸出端/雙向端108以及電源端/地端的ESD防護(hù)模式不變，與完整結(jié)構(gòu)一致。
對于輸入端，當(dāng)初級ESD保護(hù)結(jié)構(gòu)二極管102/102'承受正偏ESD 電壓時，二極管102/102'起主要ESD保護(hù)作用，與完整結(jié)構(gòu)一致；當(dāng) 初級ESD保護(hù)結(jié)構(gòu)二極管102/102'承受反偏ESD電壓時，以輸入端 PAD 101對地線GND施加正的ESD電壓為例，輸入PAD 101與VDD 之間的初級ESD保護(hù)結(jié)構(gòu)二極管102導(dǎo)通，通過瀉流管保護(hù)結(jié)構(gòu)111 將ESD電流瀉放到ESD測試系統(tǒng)的地線上，此時雖然輸入管201'柵極電壓與輸入PAD 101上的電壓幾乎一致，但由于輸入管201'柵極擊穿電壓很高，輸入管柵極不會發(fā)生柵氧擊穿問題。
作為SOI電路的具體實施例，在輸出端/雙向端的輸出PMOS管 203、 NMOS管203'自身能導(dǎo)通較大ESD電流時，以3.0um SOI技術(shù) 為例，在NMOS管柵寬為600um， PMOS管柵寬為1200um時，在MOS 管漏體寄生二極管承受反偏ESD電壓的情況下，各自分別能導(dǎo)通0.5A 和1.7A ESD電流，本身就可以滿足智能電阻106抬升輸出端/雙向端 PAD108電壓的需求，所以可以不放置由電阻301、電容302、 PMOS 管105以及電阻301'、電容302'、 NMOS管105'組成的兩組瀉流管結(jié) 構(gòu)；即當(dāng)PMOS管203可以承受電阻106抬升輸出端/雙向端PAD 108 電位需求的ESD電流時，由電阻301、電容302、 PMOS管105組成的瀉流管結(jié)構(gòu)可以不放置，當(dāng)NMOS管203'可以承受電阻106抬升輸出端/雙向端PAD 108電位需求的ESD電流時，由電阻301'、電容302'、 NMOS管105'組成的瀉流管結(jié)構(gòu)可以不放置。
以PMOS管203能承受電阻106抬升輸出端/雙向端PAD 108電位需求的ESD電流為例，如圖11所示，由電阻301、電容302、輸出瀉流管105組成的RC控制輸出瀉流管結(jié)構(gòu)在此電路上不使用。此時輸入端IOI以及電源端/地端的ESD防護(hù)模式不變，與完整結(jié)構(gòu)一致；對于輸出端/雙向端，當(dāng)輸出ESD保護(hù)結(jié)構(gòu)二極管107/107'承受正偏ESD 電壓時，二極管107/107'起主要ESD保護(hù)作用，與完整結(jié)構(gòu)一致；當(dāng) 輸出ESD保護(hù)結(jié)構(gòu)二極管107'承受反偏ESD電壓時，輸出瀉流管105' 在柵極獲得RC結(jié)構(gòu)(由電阻301'和電容302'組成)提供的電壓后率先
18被擊穿，提供了電阻106抬升輸出端/雙向端PAD108所需的電流，保護(hù)了輸出管203'，即此ESD模式仍然與完整結(jié)構(gòu)一致；當(dāng)輸出ESD保護(hù)結(jié)構(gòu)二極管107承受反偏ESD電壓時，以VDD對輸出端/雙向端PAD 108施加正的ESD電壓為例，瀉流管保護(hù)結(jié)構(gòu)111在偵測到ESD電壓后擊穿，將ESD電流瀉放到地線上，并通過正偏的二極管107'將ESD 電流瀉放到輸出端/雙向端PAD 108上，即ESD測試系統(tǒng)的地上，與此同時，PMOS管203被擊穿，并被智能電阻106限流。由于PMOS管在不被損壞的情況下可以提供足夠大的電流，以PMOS管能承受0.8A、燒毀電壓為12V (比NMOS管要高一些)、智能電阻106為20歐姆為例，則VDD與輸出端/雙向端PAD 108之間可以承受28V電壓，足夠用于推動瀉流管保護(hù)結(jié)構(gòu)111、正偏二極管107'和電源線/地線通道成為主要的ESD電流瀉放通道。
以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1、一種絕緣體上硅SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，該結(jié)構(gòu)包括一組位于輸入端的初級ESD保護(hù)結(jié)構(gòu)(102/102′)；一組位于輸入端的次級ESD保護(hù)結(jié)構(gòu)(104/104′)；一位于輸入端初級ESD保護(hù)結(jié)構(gòu)(102/102′)與次級ESD保護(hù)結(jié)構(gòu)(104/104′)之間的電阻保護(hù)結(jié)構(gòu)(103)；一組位于輸出端/雙向端的輸出ESD保護(hù)結(jié)構(gòu)(107/107′)；一位于輸出端或雙向端輸出金屬氧化物半導(dǎo)體MOS管(203/203′)的漏電極與輸出ESD保護(hù)結(jié)構(gòu)(107/107′)之間的智能電阻保護(hù)結(jié)構(gòu)(106)；一組位于輸出端/雙向端輸出MOS管(203/203′)的漏電極與智能電阻保護(hù)結(jié)構(gòu)(106)之間的RC結(jié)構(gòu)控制的輸出瀉流管結(jié)構(gòu)(105/105′)；一個或多個位于電源環(huán)線VDD與地線環(huán)線GND之間的二極管保護(hù)結(jié)構(gòu)(109)；多個位于電源環(huán)線VDD與地線環(huán)線GND之間的環(huán)線瀉流管保護(hù)結(jié)構(gòu)(111)；以及在電源環(huán)線VDD與環(huán)線瀉流管保護(hù)結(jié)構(gòu)(111)之間的智能電阻結(jié)構(gòu)(110)。
2、根據(jù)權(quán)利要求1所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，所述初級ESD保護(hù)結(jié)構(gòu)(102/1020是一組二極管結(jié)構(gòu)，其中，二極管(102)的N極與電源環(huán)線VDD相連接，P極與輸入端(101) 相連接；二極管U02')的N極與輸入端(101)相連接，P極與地線環(huán)線GND相連接。
3、根據(jù)權(quán)利要求2所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，所述二極管包括柵控二極管。
4、根據(jù)權(quán)利要求1所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，所述次級ESD保護(hù)結(jié)構(gòu)是一組柵極接死的MOS管結(jié)構(gòu)，包括一個P型金屬氧化物半導(dǎo)體管PMOS (104)和一個N型金屬氧化物半導(dǎo)體管NMOS (1040。
5、根據(jù)權(quán)利要求4所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，所述PMOS管(104)的源、柵、體三個電極與電源環(huán)線VDD相連接，漏電極與由PMOS管(201)和NMOS管(2010組成的輸入 CMOS管的柵極相連接；所述NMOS管Q04')源、柵、體三個電極與地線環(huán)線GND相連接，漏電極與由PMOS管(201)和NMOS管(201')組成的輸入CMOS 管的柵極相連接；所述PMOS管(104)和NMOS管(1040柵寬的比值在1: 3與 3: 1之間。
6、根據(jù)權(quán)利要求1所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，所述輸入端電阻保護(hù)結(jié)構(gòu)(103)是一種部分或全部硅化物處理的多晶硅電阻，位于初級ESD保護(hù)結(jié)構(gòu)(102/102')與輸入端(101) 的共同連接點和次級ESD保護(hù)結(jié)構(gòu)(104/104')的漏電極連接點之間，該多晶硅電阻的阻值為5至500歐姆。
7、根據(jù)權(quán)利要求1所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，所述輸出ESD保護(hù)結(jié)構(gòu)(107/1070是一組二極管結(jié)構(gòu)，其中，二極管(107)的N極與電源環(huán)線VDD相連接，P極與輸出端/雙向端(108)相連接；二極管H07')的N極與輸出端/雙向端(108)相連接，P極與地線環(huán)線GND相連接。
8、根據(jù)權(quán)利要求7所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，所述二極管包括柵控二極管。
9、根據(jù)權(quán)利要求1所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，所述輸出端或雙向端使用的RC控制輸出瀉流管結(jié)構(gòu)是一組RC 電路控制的MOS管結(jié)構(gòu)(105/105')，控制PMOS管結(jié)構(gòu)(105)的RC 電路由電阻(301)和電容(302)構(gòu)成，控制NMOS管結(jié)構(gòu)(105') 的RC電路由電阻(301')和電容G02')構(gòu)成。
10、根據(jù)權(quán)利要求9所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，所述電阻(301) —端與電源環(huán)線相連接，另一端與電容(302) 相連接；電容(302)的另一端與地線環(huán)線GND相連接；所述PMOS管結(jié)構(gòu)(105)的源、體電極與電源環(huán)線VDD相連接，漏電極與由PMOS管(203)和NMOS管(203')形成的輸出CMOS 管的漏電極相連接，柵極與電阻(301)和電容(302)的共同端相連接；所述電阻GOD —端與地線環(huán)線GND相連接，另一端與電容 G02')相連接；電容(3020的另一端與電源環(huán)線VDD相連接；所述NMOS管(105')的源、體電極與地線環(huán)線GND相連接，漏電極與由PMOS管(203)和NMOS管(203')形成的輸出CMOS管的漏電極相連接，柵極與電阻G01')和電容(3020的共同端相連接。
11、根據(jù)權(quán)利要求l所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，所述智能電阻保護(hù)結(jié)構(gòu)(106)位于輸出瀉流管結(jié)構(gòu)(105/105') 的共同漏端與輸出ESD保護(hù)結(jié)構(gòu)(107/1070的共同端之間，阻值為1 至100歐姆。
12、根據(jù)權(quán)利要求1所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征，在于，所述環(huán)線瀉流管保護(hù)結(jié)構(gòu)(111)是一組由電阻(303)、電容(304)組成的RC電路控制的環(huán)線瀉流管NMOS保護(hù)結(jié)構(gòu)，其中，電阻(303) 一端與地線環(huán)線GND相連接，另一端與電容(304)相連接，電容(304) 的另一端與電源線環(huán)線VDD相連接；環(huán)線瀉流管保護(hù)結(jié)構(gòu)(111)的源、體電極與地線環(huán)線GND相連接，漏電極與智能電阻結(jié)構(gòu)(U0) 的一端連接，柵極與電阻(303)和電容(304)的共同端相連接。
13、根據(jù)權(quán)利要求1所述的SOI電路ESD全局保護(hù)結(jié)構(gòu)，其特征在于，所述智能電阻結(jié)構(gòu)(110) —端與電源環(huán)線VDD相連接，另一端與環(huán)線瀉流管保護(hù)結(jié)構(gòu)(ill)的漏電極相連接，阻值為0.5至50歐姆。
全文摘要
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，公開了一種SOI電路ESD全局保護(hù)結(jié)構(gòu)，包括一種初級ESD保護(hù)結(jié)構(gòu)和一種次級ESD保護(hù)結(jié)構(gòu)保護(hù)輸入端；一種智能電阻ESD保護(hù)結(jié)構(gòu)和一種RC電路控制的輸出瀉流管結(jié)構(gòu)加一種輸出ESD保護(hù)結(jié)構(gòu)保護(hù)輸出端/雙向端；一種RC電路控制的環(huán)線瀉流管保護(hù)結(jié)構(gòu)與串聯(lián)的智能電阻結(jié)構(gòu)放置在電源線環(huán)線與地線環(huán)線之間，與并聯(lián)的二極管結(jié)構(gòu)一起用于保護(hù)電源端與地端，并協(xié)助輸入端、輸出端/雙向端瀉放ESD電流。利用本發(fā)明，解決了SOI芯片輸出端/雙向端瀉放ESD電流能力差的問題和單個環(huán)線瀉流管瀉放ESD電流能力有限的問題，使SOI集成電路ESD防護(hù)能力獲得了全面的提升。
文檔編號H01L23/60GK101562187SQ200810104230
公開日2009年10月21日申請日期2008年4月16日優(yōu)先權(quán)日2008年4月16日
發(fā)明者曾傳濱, 晶李, 李多力, 海潮和, 韓鄭生申請人:中國科學(xué)院微電子研究所

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